Hallo, für meinen neuen Hobby-Projekt mit Cyclone 3 von Altera brauche ich einen SDRAM-Baustein. Ich habe schon mehrere Beiträge über SDRAM-Layout hier im Forum gelesen und alle Tips habe ich (hoffentlich) berüksichtigt. Es wird eine Doppelseitige Industriegefertigte Platine. Alle SDRAM-Leitungen (ausser CLK & CKE) sind 6mm bis 28mm lang. CLK - 35mm, CKE - 37mm Was meint Ihr dazu? Ist mein Layout in Ordnung oder kann ich was verbessern? MfG aus Westerwald
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Moin, abgesehen davon, dass die Abblock - Cs für den RAM noch fehlen, folgendes: Versuche die alle Adressleitungen in etwa gleich lang zu kriegen und dann auch die Datenleitungen untereinander gleich lang. Man weiß jetzt zwar nicht, mit welchen Frequenzen du arbeitest, aber abgestimmte Leitungslängen sind da nie verkehrt. Sieht ja aus wie Altium... Dort kann man ja im PCB sich die Längen genau anschauen und die Bussgruppen aufleuchten lassen... So kannst du die Leitungen gut unterscheiden. Im Datenblatt nochmal nach Leitungslängen gucken. In meinem Fall durften mitunter nicht mal 2mm dazwischen liegen... Das lässt sich dann mit schlangenlinien in den kürzeren Elementen anpassen. 4 Lagig würde ich dir schon empfehlen... hilft ungemein beim verlegen. komplette Masseebene eigentlich pflicht. Wenn jetzt noch die Abblock - Cs dazukommen, wirds schon schwierig die dort reinzufummeln. Bei Abblock-Cs wäre es natürlich immer besser, diese auf dieselbe Seite wie den IC zu bringen. durch die Vias bekommst wieder induktivitäten und Widerstände rein... dein FPGA arbeitet ja sicher auch im hohen MHz bereich und zieht in diesem Takt sein strom durch die VCC pins... da sind Vias schon bedenklich. gleiches gilt für den RAM, daher die anmerkung mit dem reinfummeln... grüße alex
Alex schrieb: > abgesehen davon, dass die Abblock - Cs für den RAM noch fehlen Die kommen zum Schluss. Alex schrieb: > Versuche die alle Adressleitungen in etwa gleich lang zu kriegen und > dann auch die Datenleitungen untereinander gleich lang. > Man weiß jetzt zwar nicht, mit welchen Frequenzen du arbeitest, aber > abgestimmte Leitungslängen sind da nie verkehrt. SDRAM wird mit 66-100MHz Laufen. Ist der Längenunterschied von 22mm bei 100MHz zu groß? Alex schrieb: > Im Datenblatt nochmal nach Leitungslängen gucken. Im Datenblatt von SDRAM (Micron) habe ich sowas nicht gesehen (oder übersehen :) ). Gleich blättere ich es nochmal durch. Alex schrieb: > Bei Abblock-Cs wäre es natürlich immer besser, diese auf dieselbe Seite > wie den IC zu bringen. durch die Vias bekommst wieder induktivitäten und > Widerstände rein... Als Beispiel habe ich die Reference-Designs, die mit Altium dabei sind, verwendet. Da sind fast alle Abblockkondensatoren auf Bottom angebracht. MfG
Hi, Reference Designs sind auch nicht mehr das was sie mal waren... ;) Ok, manchmal hat man keine wahl (BGA), aber solange es möglich ist, versuche ich es immer auf dieselbe seite zu bringen. Also empfehlung: 0603er direkt am chip. ist ne empfehlung, mehr nicht... :) bei 100MHz würde ich schon seeeehr genau drauf achten!! letztlich spielt die endfrequenz zwar keine rolle sondern die flankensteilheit!!! man hat anstiegszeiten im Nanosekundenbereich -> hoher 3 stelliger MHz bereich bis GHz... also empfehlung (wie wir es auch in der Firma machen): (habe auch in unserem projekt nach geschaut) - mehrlagig (mehr als nur 2) - adressleitungen "gleich lang" (unterschied max 5mm) - datenleitungen "gleich lang" (unterschied max 5mm) hast du CLK und /CLK signale? - die sind bei mir nur 0.3mm auseinander CKE zu CLK auch nur 0.5mm Die Adressleitungen und Steuersignale (BA1 oder UDQS etc.) dürfen die Datenleitungen nicht stören, daher habe ich die in eine andere Ebene gepackt... Also Datenleitungen von den Steuersignalen räumlich trennen... die adressen können im schlimmsten fall alle gleichzeitig schalten, dann könnten die datenleitungen gestört werden. Hast du eine direkt ausgewiesenes Memory-Interface am FPGA? war bei uns so! Xilinx-Derivat. Dadurch war viel vorgegeben. Bankspannung FPGA beachten! manche RAMs laufen nur mit 2,5V gibt es ein "VREF" Anschluss? = halbe betriebspannung. Aber: wie geschrieben: so machen wir es in der Firma. was ich für den hobby bereich umsetzen würde, wären die längen! 2 lagig könnte reichen. 4 lagig wäre besser... klar der preis... :( Bei deiner anordnung und 2-lagig, würde ich den Chip ein bisschen weiter weg platzieren, damit du die anpassungen in der länge (schlangenlinien) noch einflechten kannst. Abblock-Cs: ja, mach sie unten... oben wäre besser... ;) Masse großflächig und niederimpedant an die chips anschließen... wenn die chips mehrere GND beinchen haben, ist es am besten sie mit einer fläche zu verbinden... grüße, alex
>- adressleitungen "gleich lang" (unterschied max 5mm) >- datenleitungen "gleich lang" (unterschied max 5mm) Halte ich für übertrieben. Bei 5mm beträgt der Laufzeitunterschied gerade mal ca 25ps!
@ MCUA (Gast) >>- adressleitungen "gleich lang" (unterschied max 5mm) >>- datenleitungen "gleich lang" (unterschied max 5mm) >Halte ich für übertrieben. >Bei 5mm beträgt der Laufzeitunterschied gerade mal ca 25ps! Ist es auch. Die Vorgaben bezüglich Längendifferenzen sind oft SEHR konservativ, um nicht zu sagen akademisch. 100 MHz SD-RAM ist schon Ernst, aber nicht rocket science. Mal als Vergleich. Auf einer langsamen Leiterbahn haben wir eine Geschwindigkeit von 15cm/ns. Macht für 1mm gerade mal 6,7ps. Wenn wir mal großzügig 0,5ns für Längendifferenzen verschwenden wollen, sind das schlappe 75mm. hust Und da will jemand maximal 5mm zulassen? Quark. Ich hab die Paranoia bei DDR-RAM mal live miterlebt. Da werden "Männer" zu Weicheiern 1. Güte. Egal. Das mit dem räumlichen Trennen der Steuersignale ist hingegen ganz sinnvoll, wenn gleich es nicht eine andere Ebene sein muss. Aber 1-2mm weg vom Rest der Signale ist schon empfehlenswert, auf jeden Fall für den Takt, das ist die heilige Kuh. Dort sollte man auch eine Serienterminierung vorsehen. Kostet nix. 22mm Längendifferenz ist OK. Wenn die Unterseite komplett Masse ist, passt das. Die Kondensatoren nah und fett anbinden. MFG Falk
>Auf einer langsamen Leiterbahn haben wir eine Geschwindigkeit von 15cm/ns. (ja, sind 6,7ns/m). Als langsam würde ich aber ca 20..25ns/m bezeichnen (bsp bei ner (full-loaded)Backplane) Selbst dann wären es bei 5mm nur 0,1...0,125ns Laufzeit-Differenz; sehr wenig wenn 10ns Per.dauer. >Ich hab die Paranoia bei DDR-RAM mal live miterlebt. Da werden "Männer" >zu Weicheiern 1. Güte. Vielleicht meinen mache, der Rechner wird schneller, wenn die Ltg-Differenzen kleiner sind.
hehe... :) sehr gut. :) schneller wird der rechner sicher nicht, durch kleinere leitungsdifferenzen. habs halt so gelernt und der erfolg (die funktion) gab uns dann immer recht... ist doch schön, wenn man es entspannter sehen kann. für den hobby-bereich auf jeden fall! bin erst 3 jahre im Beruf und der lehrmeister ist konservativ und akademiker war/ist er auch... es wird nichts außer perfektionismus zugelassen... ;) die 5mm kamen aber nicht von ungefähr. hatte bei einem projekt von uns in einem datenblatt oder ner layoutguide-line gefunden und mich dran gehalten. war ein DDR-SDRAM. Und: Paranoid heisst ja nicht, dass man nicht doch verfolgt wird... :) viele grüße, alex
@ Alex (Gast) >leitungsdifferenzen. habs halt so gelernt und der erfolg (die funktion) >gab uns dann immer recht... Ich kann auch millimetergenau einparken . . . >akademiker war/ist er auch... es wird nichts außer perfektionismus >zugelassen... ;) Das hätte bei mir als "Lehrling" längt gekracht. http://de.wikipedia.org/wiki/Perfektionismus_%28Psychologie%29 So genau wie nötig, so einfach wie möglich. DAS ist Ingenierskunst. >die 5mm kamen aber nicht von ungefähr. hatte bei einem projekt von uns >in einem datenblatt oder ner layoutguide-line gefunden und mich dran >gehalten. war ein DDR-SDRAM. Schon klar, die Zahlen kenn ich auch. >Und: Paranoid heisst ja nicht, dass man nicht doch verfolgt wird... :) ;-) Schau doch einfach mal auf das Blitzdings hier BLITZ MFG Falk
Was? wer? wo bin ich? :) Gut, also abschließend kann man sagen: das bildchen und somit das routing von Dimi gehen so in ordnung. - Daten- und Adress-/steuerleitungen räumlich trennen - Längen sind iO - Abblock-Cs dazwischen tüdeln und fertig. Viele grüße und gutes gelingen. alex
Alex schrieb: > Also empfehlung: 0603er direkt am chip. ist ne empfehlung, mehr nicht... Und wenn das nicht passt, gibts ja auch noch 0402, und für Vergnügungssüchtige 0201. fchk
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Guten Morgen und vielen dank für Eure Meinungen! Ich hoffe, es wird laufen. Ich habe gerade VCC/GND geroutet. Bild ist angehängt. Ist es so in Ordnung? Und noch was... Soll man bei routen von 10ns SRAM auch die Leitungslängen und räumliche Trennung beachten? MfG aus Westerwald
Zitat: Und noch was... Soll man bei routen von 10ns SRAM auch die Leitungslängen und räumliche Trennung beachten? Moin, also ich wäre dafür... aber nicht dass ich wieder geblitzdingst werde... wenn es so bleiben sollte, kannste aber noch die leitungen etwas mehr begradigen... und die vias für GND in den design rulz mit "direct connect" versehen... findest du und "Polygon Connect style" und dann "IsVia" als filter und direct connect. VCC für den RAM muss nicht sooo dick sein... mal nach max. wert stromverbrauch gucken... 0.5mm bis 0.7mm sollten es auch tun... ansonsten: why not?! grüße alex
@ Dimi S. (ilovespeccy) >Ich hoffe, es wird laufen. Ich habe gerade VCC/GND geroutet. >Bild ist angehängt. >Ist es so in Ordnung? Nein. Ich sage Massefläche, nicht so ein zerstückeltes Etwas. Und die muss DURCHGEHEND sein, auch zum FPGA hin, denn es ist ein STROMKREIS. Siehe Wellenwiderstand. >Und noch was... Soll man bei routen von 10ns SRAM auch die >Leitungslängen und räumliche Trennung beachten? Räumliche Trennung von CLK, der Rest ist OK. Leitungslängen sind auch OK. Post nicht gelesen? MFG Falk
Falk Brunner schrieb: > Nein. Ich sage Massefläche, nicht so ein zerstückeltes Etwas. > Und die muss DURCHGEHEND sein, auch zum FPGA hin, denn es ist ein > STROMKREIS. Ist mir klar! Später kommt auf ganze Bottom-Seite einen GND-Polygon. Falk Brunner schrieb: > Räumliche Trennung von CLK, der Rest ist OK. Leitungslängen sind auch > OK. > Post nicht gelesen? Alle Posts habe ich natürlich gelesen :) Auf die Platine kommen zusätzlich noch 4 Stück 256Kx16 Asynchronous HighSpeed SRAM. Diese brauchen kein CLK. Die Leitungslänge zum weitesten Chip ist ca. 100mm
Uwe N. schrieb: > ...und für die Wahnsinnigen: 01005. -> Achtung, Feinstaub ! ;-) Wieder was gelernt. Können die Siemens- oder Panasonic-Pick´n´place-Maschinen das überhaupt noch verarbeiten? Max, der sich schon aufs Handlöten von vielen 0402 freut ;-/
Falk Brunner schrieb: > Ich sage Massefläche, nicht so ein zerstückeltes Etwas. > Und die muss DURCHGEHEND sein, auch zum FPGA hin, denn es ist ein > STROMKREIS. Siehe Wellenwiderstand. Zerstückelten Planes "versauen" einmal die Impedanz, wenn auch "nur" in der Nähe des Schlitzes (wenn darüber Signale verlaufen), was hier aber auch zum Tragen kommt ist die Tatsache, das dadurch der Rückweg des Signals gestört ist. Der Rückstrom muss sich jetzt einen anderen, weiteren Weg suchen. Das führt i.d.R. zu höheren Abstrahlungen (ist für priv.Basteleien meist vernachlässigbar). DC sucht sich den Weg des geringsten Widerstands, HF nimmt stets den Weg der geringsten Impedanz - und die liegt natürlich direkt unter der Signalleitung. Gruss Uwe
Max G. schrieb: >> ...und für die Wahnsinnigen: 01005. -> Achtung, Feinstaub ! ;-) > Wieder was gelernt. Können die Siemens- oder Panasonic-Pick´n´place- > Maschinen das überhaupt noch verarbeiten? Panasonic: keine Ahnung, bei Siemens gibts ja AFAIK die Siplace-Teile, und die können das schon geraume Zeit. Bei 01005 ist allerdings die Paddimensionierung ganz endscheident für Erfolg oder Niederlage beim Bestücken. Gruss Uwe
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