Ich mache gerade eine Platine, bei der Ground am Rand sein soll. Nun weiss ich nicht was besser ist, Ground als geschlossener Kreis oder als offener Teilkreis. Bei Ground-offen fehlt ganz rechts die dünne blaue (und darunter die rote) Leitung, bei Ground-geschlossen ist sie da. Welche Version ist besser?
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Bau dir leiber keine Leiterschleife auf und lasse es als U - oder mach ein C draus :) Kannst ja nen kleinen Spalt auflassen.
Da diese schmale Leiterbahn ja nur an den Ecken der Platine angeschlossen ist, würde ich sie erst mal weglassen. Ich würde aber auch zusehen, dass ich eher eine noch größere Massefläche erhalte. Das Layout bietet da so schon noch einigen Spielraum für.
Liegt es eigentlich am Bildformat, oder sind einige Leiterbahnen noch nicht komplett geroutet? Einige hören auf einmal mitten auf der Platine auf, z.B. die erste Botton-Lb von oben unter dem Schriftzug oben rechts, oder oben rechts, links von der Doppelreihe zwischen dem 4. und 5. Pin von unten...
Jochen A schrieb: > Welche Version ist besser? Die geschlossene wird deutlich weniger Störungen abstrahlen. Wenn möglich, führ die Masse als Netz aus, also auch zwischendrin Leitungen längs und quer, die an den Kreuzungen verbunden sind. Optimal ist eine geschlossene Fläche, aber die geht nunmal nur bei Vierlagern.
Die Leitungen die im Nirvana enden würde ich eher rausmachen. Hab sowas schon mal gesehen. Dort wurde ein vom Autorouter routetes Layout nachgearbeitet -> Leiterbahnen die über die halbe Platine gingen und dann aufhörten.
tom schrieb: > Die Leitungen die im Nirvana enden würde ich eher rausmachen. Ach was, das sind doch Antennen! :-)
om pf schrieb: > Die geschlossene wird deutlich weniger Störungen abstrahlen. Und deutlich mehr verursachen -> Masseschleife
ich schrieb: >> Die geschlossene wird deutlich weniger Störungen abstrahlen. > > Und deutlich mehr verursachen -> Masseschleife Nur, wenn sie von einem magnetischen Wechselfeld durchsetzt wird. Dagegen würde wiederum eine maschige Gestaltung helfen, d. h. noch weitere Kreuz- und Querverbindungen dazwischen.
>Aber wieso machst du keine Massefläche? Auf diese Idee war ich gar nicht gekommen. Ich habe allerdings mit Target Probleme: Ich bekomme Fehlermeldung an der Stelle, wo ich mein Icon (als Gehäuse eingefügt) habe, ich bekomme viele schwebenden Inseln (, die ich umständlich löschen müsste), laut Target wird die erzeugte Massefläche nicht auf Fehler gestestet und die Übergabe der Massefläche zum PCB-Hersteller über Layer scheint auch recht schwierig zu sein. Also werde ich dies lieber bleiben lassen, obwohl es prinzipiell am besten wäre. >Liegt es eigentlich am Bildformat, oder sind einige Leiterbahnen >noch nicht komplett geroutet? Ich habe zwei Leitungen, die per Flankenwechsel Signale senden und viele Daten- und Adressleitungen. Um diese vor den Flanken zu schützen habe ich um die beiden "Flanken"-Signale eine Masseleitung als Abschirmung gemacht. Dies sind die "nicht komplett gerouteten Leiterbahnen". >Bau dir leiber keine Leiterschleife auf und lasse es als U - oder >mach ein C draus :) Kannst ja nen kleinen Spalt auflassen. Ich denke, dass dies die praktikabelste Lösung sein sollte. Ich denke ich werde es als "C" mit kleinen offen Spalt machen Danke für eure Hilfe
Jochen A schrieb: > ..., ich bekomme viele schwebenden Inseln > (, die ich umständlich löschen müsste), laut Target wird die erzeugte > Massefläche nicht auf Fehler gestestet und die Übergabe der Massefläche > zum PCB-Hersteller über Layer scheint auch recht schwierig zu sein. Das ließe mich allerdings an der Qualität von Target als Produkt zweifeln. > Ich habe zwei Leitungen, die per Flankenwechsel Signale senden und viele > Daten- und Adressleitungen. Um diese vor den Flanken zu schützen habe > ich um die beiden "Flanken"-Signale eine Masseleitung als Abschirmung > gemacht. Dies sind die "nicht komplett gerouteten Leiterbahnen". Also doch Antennen. :-(
Jochen A schrieb: > Ich bekomme Fehlermeldung an der Stelle, wo ich mein > Icon (als Gehäuse eingefügt) habe, Welche Fehlermeldungen? Jochen A schrieb: > laut Target wird die erzeugte > Massefläche nicht auf Fehler gestestet Wo steht das? Jochen A schrieb: > und die Übergabe der Massefläche > zum PCB-Hersteller über Layer scheint auch recht schwierig zu sein. Quatsch.
>> Ich bekomme Fehlermeldung an der Stelle, wo ich mein >> Icon (als Gehäuse eingefügt) habe, >Welche Fehlermeldungen? Ich erhalte viele: Abstandsfehler: "" <-> "GND" auf Ebene 2 bei ... Abstandsfehler: "" <-> "GND" auf Ebene 16 bei ... Zusätzlich erhalte ich jetzt bei V15-Discover (250Pin-Beschränkung) "Bauteil zerissen"-Warnungen, die ich bei meiner V14 (400Pin-Beschränkung) nicht erhalte. Ich habe mal die Target-Datei angehängt. Falls jemand will, könnte er es mit der kostenlosen Target-Version selbst ausprobieren: http://www.target-3001.de/target/v15/deutsch/discover/ target3001_discoverd_v15.exe >> laut Target wird die erzeugte >> Massefläche nicht auf Fehler getestet >Wo steht das? Ich habe V14 und lese die PDF-Anleitung von V13 durch. Hier steht auf Seite 104: 3.1.13 Projekt prüfen Mit Hilfe dieser Funktion läßt sich das gesamte Projekt auf die logische "Richtigkeit" (Electrical-Rules) und das Entflechten der Leiterplatte entsprechend der im "Design-Rule-Check"-Dialog eingestellten Vorgaben überprüfen. Achtung: Aura und Masseflächen werden momentan nicht berücksichtigt. >> und die Übergabe der Massefläche >> zum PCB-Hersteller über Layer scheint auch recht schwierig zu sein. >Quatsch. Auf Seite 338 las ich: Ausgabe von Masseflächen Fragen Sie auch nach, ob Ihr Photoplotservice einzeln angelieferte Gerberdateien optisch voneinander subtrahieren kann und von diesen einen Film herstellen kann. Nur dann sind Sie in der Lage, mit Löschebenen oder offenen Bohrlöchern zu arbeiten: Für die Ausgabe von automatisch erzeugten Masseflächen über Löschebenen und Auren benötigen Sie mehrere Gerberdateien für eine Kupferlage: z.B. "Kupfer unten": Dies funktioniert nur, wenn der Photoplotservice verschiedene Layer auf einem Film übereinander mit unterschiedlichen "Vorzeichen" ausgeben kann. Heutige Photoplotter und deren Software sind dazu immer in der Lage. Manche Plotter können aber nur eine Ebene negativ (wie für Lötstop) auszugeben und dann ggf. eine weitere Ebene positiv darüber zu legen. Es entstünden folgende Dateien: Dies hat sich für mich (als absoluten Autodidakten) recht kompliziert angehört. Als ich nach einem Platinenlayoutprogramm suchte habe ich Target und Eagle getestet. Mir persönlich gefällt Target viel besser und deshalb benutze ich es. Das Problemchen, das ich mit der Massefläche habe, kann durchaus ein Anwenderfehler sein und falls nicht, halte ich es für nicht weiter tragisch. Ich finde Target ein tolles Programm.
Jochen A schrieb: > Für die Ausgabe von automatisch erzeugten Masseflächen über Löschebenen > und Auren benötigen Sie mehrere Gerberdateien > für eine Kupferlage Klingt reichlich schräg. Ja, es gibt wohl durchaus antike Technik, die mit Aussparungen im Gerberformat nicht umgehen kann, aber trotzdem bleibt das normaler- weise alles in einer Datei (pro Lage). Lass mal hoffen, dass das nur ein uralter Kommentar ist, den sie später nicht mehr geändert haben.
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Jochen A schrieb: > Ich erhalte viele: > Abstandsfehler: "" <-> "GND" auf Ebene 2 bei ... > Abstandsfehler: "" <-> "GND" auf Ebene 16 bei ... Ja, vor allem bei deinem komischen Logo.Entweder du lebst mit den Meldungen oder du konstruierst das Logo anders. Jochen A schrieb: > Zusätzlich erhalte ich jetzt bei V15-Discover (250Pin-Beschränkung) > "Bauteil zerissen"-Warnungen, die ich bei meiner V14 > (400Pin-Beschränkung) nicht erhalte. Kannst du ignorieren. Ist ein Problem in V15 mit Bauteilen aus V13 und V14 Bibliotheken. Jochen A schrieb: > Achtung: > Aura und Masseflächen werden momentan nicht berücksichtigt. Das war mal bei V13. Jochen A schrieb: > Ausgabe von Masseflächen siehe Kommentar von Jörg. Aber: solche Abstände wird dir kein Leiterplattenhersteller im Prototyp-Verfahren fertigen--->siehe Bild: abstand2 Wobei dein Quarzrouting in dem Zusammenhang sowieso Mist ist: --> Quarz.png
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Jochen A schrieb: > ich bekomme viele schwebenden Inseln > (, die ich umständlich löschen müsste), Einfach ein Häkchen setzen und schon sind sie weg.
>> Ich erhalte viele: >> Abstandsfehler: "" <-> "GND" auf Ebene 2 bei ... >> Abstandsfehler: "" <-> "GND" auf Ebene 16 bei ... >Ja, vor allem bei deinem komischen Logo.Entweder du lebst mit den >Meldungen oder du konstruierst das Logo anders. Damit Leben ist schlecht, weil das Logo auf der unteren Kupferebene mit Masse zusammenfließt und damit nicht mehr erkennbar ist. Ich habe das Logo so erstellt wie es in einer Anleitung hieß: Ich hatte das Logo bereits fertig als Bilddatei, habe diese (anleitungsentsprechend) in ein Target-Gehäuse gewandelt, dieses eingefügt und zum Schluss (einer eigenen Idee folgend) die Ebene für das Gehäuse von "21 Bestückung oben" auf "2 Kupfer unten" geändert. Ich hätte das Logo gerne auch auf der Unterseite, wo kein Bestückungsdruck ist. Wie würdest du denn das Logo anders, besser erzeugen? >Kannst du ignorieren. Ist ein Problem in V15 mit Bauteilen aus V13 und >V14 Bibliotheken. > >Das war mal bei V13. Danke für die Info. >Aber: solche Abstände wird dir kein Leiterplattenhersteller im >Prototyp-Verfahren fertigen--->siehe Bild: abstand2 Es handelt sich hierbei um das gleiche Signal (GND). Sollte dies zusammenfließen wäre es nicht schlimm. Ansonsten ist der Mindestabstand immer 0,22mm. >Wobei dein Quarzrouting in dem Zusammenhang sowieso Mist ist: Was würdest du anders, besser machen. Wie gesagt bin ich Autodidakt, mache das erst seit drei Monaten und bin für jeden Tipp dankbar. >Dazu kommt noch: Was sollen diese Antennen? Wie bereits oben erklärt sollen das Abschirm-Masseleitungen sein um Daten- und Adressleitungen vor Flanken der Übernahmeleitungen zu schützen. Ist das eine gute oder eine schlechte Idee? > ich bekomme viele schwebenden Inseln > (, die ich umständlich löschen müsste), >Einfach ein Häkchen setzen und schon sind sie weg. Danke für den Tipp. Das hilft ordentlich weiter. Das stand in der PDF-Anleitung zu V13 nicht drin, und eine neuere PDF-Anleitung gibt es nicht. Danke für eure Hilfe
Jochen A schrieb: > Ich hätte das Logo gerne auch auf der > Unterseite, wo kein Bestückungsdruck ist. Wie würdest du denn das Logo > anders, besser erzeugen? Pack das Logo in den Lötstopplack. Dann bleibt an dieser Stelle das Kupfer frei, und entweder Gold oder Zinn kommen mit drauf. (Bei Zinn wird es mit Strukturbreiten unter 0,3 mm meiner Erfahrung nach eng, dass die Fläche auch wirklich Zinn annimmt und nicht kupfern bleibt.) Logos im Kupfer müssen halt den (Abstands-)Forderungen der DRC- Vorgaben genügen. Das ist übrigens in der Halbleiterei ganz genauso, die kleinen Bildchen, die man gern mal irgendwo auf einem IC findet, dürfen natürlich auch dort keine DRC-Fehler verursachen. > Es handelt sich hierbei um das gleiche Signal (GND). Sollte dies > zusammenfließen wäre es nicht schlimm. Ansonsten ist der Mindestabstand > immer 0,22mm. Dann lass sie zusammenlaufen. Mindestabstände im DRC sind ja nicht dafür da, dich zu ärgern, sondern sie sollen dir zeigen, was technologisch machbar ist und was nicht. U. U. will dein Platinen- hersteller ja auch noch die fertigen Platinen elektrisch testen, das geht einfach mal nicht, wenn du da so eine "Vielleicht"- Baustelle drin hast (vielleicht ist da Kupfer, vielleicht auch nicht). >>Dazu kommt noch: Was sollen diese Antennen? > > Wie bereits oben erklärt sollen das Abschirm-Masseleitungen sein um > Daten- und Adressleitungen vor Flanken der Übernahmeleitungen zu > schützen. Ist das eine gute oder eine schlechte Idee? Eine schlechte, denn es sind Antennen. Die schirmen nichts ab, sondern im schlimmsten Fall strahlen sie noch was ab. Zur Abschirmung benutzt man Flächen. Wenn für diese kein Platz ist, dann hilft es auch nichts, da noch minimal Kupfer dazwischen zu pappen. Wenn schon, dann müsstest du das mit Vias und Leiterzügen auf der Gegenseite zu einem vermaschten Gebilde ausbauen, dann kann das auch was abschirmen.
>Logos im Kupfer müssen halt den (Abstands-)Forderungen der DRC- >Vorgaben genügen. Das ist übrigens in der Halbleiterei ganz genauso, >die kleinen Bildchen, die man gern mal irgendwo auf einem IC findet, >dürfen natürlich auch dort keine DRC-Fehler verursachen. Das Logo ist eigentlich in Ordnung. Wenn man mit "Massefläche-1-ohne" "überprüft Schaltplan und Platine" macht, dann ist alles ok. Wenn ich dann aber "Zauberstab -> Massefläche -> Rechteckige Massefläche erzeugen" mache, dann bekomme ich "Abstandsfehler: "" <-> "GND" auf Ebene 2 (und 16) bei ...". Die Meldungen haben irgendwie etwas mit Ebene 0 Fläche unten und 14 Fläche oben zu tun. Wenn ich mit "Undo" die Massefläche wieder wegmache, dann ist bei der Prüfung wieder alles gut. Wie kann ich den Vorgang "Rechteckige Massefläche erzeugen" wieder rückgängig machen nachdem ich das Projekt gespeichert habe? Warum erhalte ich "Abstandsfehler: "" <-> "GND"" auf Ebene 2 (und 16) bei ..." obwohl ich an der Stelle Lösch oben und Lösch unten gemacht habe. Warum erhalte ich nach dem "Massefläche in Linien umrechnen" so viele "Leiterbahn zu dünn "GND"- und "Leiterbahn-Segment schief"-Fehler? >> Es handelt sich hierbei um das gleiche Signal (GND). >Dann lass sie zusammenlaufen. Ok, das ist jetzt alles eine große Masseflache. >> Wie bereits oben erklärt sollen das Abschirm-Masseleitungen sein um >> Daten- und Adressleitungen vor Flanken der Übernahmeleitungen zu >> schützen. Ist das eine gute oder eine schlechte Idee? >Eine schlechte, denn es sind Antennen. Die schirmen nichts ab, >sondern im schlimmsten Fall strahlen sie noch was ab. Zur >Abschirmung benutzt man Flächen. Wenn für diese kein Platz ist, >dann hilft es auch nichts, da noch minimal Kupfer dazwischen zu >pappen. Wenn schon, dann müsstest du das mit Vias und Leiterzügen >auf der Gegenseite zu einem vermaschten Gebilde ausbauen, dann >kann das auch was abschirmen. Ok, ich denke, dass es mit der erzeugten Massefläche jetzt besser sein sollte (Massefläche-1-mit.zip). Ich hatte gedacht, dass die Signale ja aufs IDE-Kabel weiter gehen. Und dort ist beim 80-poligen IDE-Kabel zwischen jedem Signalkabel ein Massekabel. Es dient zur Abschirming und ist auch nicht breiter, flächiger als das Signalkabel. Somit hatte ich gedacht, dass was im Kabel gut ist, auch auf der Platine nicht schlecht sein könne.
Jochen A schrieb: > Ich hatte gedacht, dass die Signale ja aufs IDE-Kabel weiter gehen. Und > dort ist beim 80-poligen IDE-Kabel zwischen jedem Signalkabel ein > Massekabel. Es dient zur Abschirming und ist auch nicht breiter, > flächiger als das Signalkabel. Das IDE-Kabel hat einen wesentlichen Unterschied: die Masseleitungen sind dort auf beiden Seiten angeschlossen, und sie bilden zusammen mit den Signalleitungen jeweils ein Leitungssystem, das sich durch einen relativ gleichförmigen Wellenwiderstand auszeichnet. Wenn man ein derartiges Kabel ein- und ausgangsseitig impendazgerecht abschließt (beispielsweise durch Serienwiderstände), dann hat man mit dem Gesamtgebilde nur geringe Reflektionen. Bezüglich der Target-Probleme mit dem Logo müssen dir andere helfen, ich kenne mich mit Target nicht aus. Ich kann dir nur nochmal den Tipp geben, das Logo lieber in den Lötstopp zu verlagern. Dort ist es sowieso besser zu sehen als im Kupfer ;-), zumindest, sofern du den entsprechenden Kupferbereich nicht vom Lötstopp freistellst.
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Jochen A schrieb: > Wenn ich dann aber "Zauberstab -> Massefläche -> Rechteckige Massefläche > erzeugen" mache, Macht man damit auch nur für partielle Masse-Flächen. Wenn man Masse-Flächen für die gesamte Leiterplatte erzeugen will, dann unter: Aktionen/Masseflächen/Masseflächen erzeugen/ Jochen A schrieb: > Wie kann ich den Vorgang "Rechteckige Massefläche erzeugen" wieder > rückgängig machen nachdem ich das Projekt gespeichert habe? Die Massefläche markieren und löschen. Jochen A schrieb: > Warum erhalte ich nach dem "Massefläche in Linien umrechnen" so viele > "Leiterbahn zu dünn "GND" Weil du im DRC-Check Leiterbahnbreite 0,415 mm eingegeben hast und beim "Masseflächen in Linien umrechnen" 0,2 mm angegeben hast. Jochen A schrieb: >>Wobei dein Quarzrouting in dem Zusammenhang sowieso Mist ist: > > Was würdest du anders, besser machen. Wie gesagt bin ich Autodidakt, > mache das erst seit drei Monaten und bin für jeden Tipp dankbar. So wie im Bild. Das Graue ist eine Sperrfläche für Masseflächen auf Ebene 15 und 1.
Jochen A schrieb: > Warum erhalte ich nach dem "Massefläche in Linien umrechnen" so viele >....... "Leiterbahn-Segment schief"-Fehler? Target versucht mit Leiterbahnsegmenten Kreisringe zu bilden, die werden dabei natürlich nicht in 45° Winkeln ausgeführt. Diese Segmente werden an gemeckert. Schadet aber nicht. Einfach im DRC ausschalten. Wichtiger sind die Meldungen "Restring zu dünn", wie bei deinen Tastern S2,S3 und S4. Da solltest du das Pad größer oder die Bohrung kleiner machen, es sei denn, dein Leiterplattenhersteller kann so kleine Restringe. Es ist sowieso immer eine gute Idee, die Vorgaben des Leiterplattenherstellers im DRC-Check einzutragen. Man spart sich die eine oder andere Fehlermeldung und umgekehrt.
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>Das IDE-Kabel hat einen wesentlichen Unterschied:... Danke für diese ausführliche Erklärung. In "Working draft AT Attachment-3 (ATA-3)X3T10/2008D Revision 6" (S.156), dass das 40polige IDE-Kabel eine Impedanz von 110 Ohm hat, und in "SCSI-Bus und IDE-Schnittstelle" (S.49) das 80-polige 70-90 Ohm. Deshalb habe ich auch R4 und R5 gemacht. >... das Logo lieber in den Lötstopp zu verlagern. Dort >ist es sowieso besser zu sehen als im Kupfer ;-)... Es könnte sein, dass ich oder jemand anderes aus Kostengründen die Platine ohne Lötstopplack herstellen wollte. Dann wäre das Logo weg. Wenn ich es in Kupfer mache, dann ist es immer da. Aus diesem merkwürdigen Grund würde ich es lieber in Kupfer als in Lötstopp haben. >> Wie kann ich den Vorgang "Rechteckige Massefläche erzeugen" wieder >> rückgängig machen nachdem ich das Projekt gespeichert habe? >Die Massefläche markieren und löschen. Danke, das ist sehr hilfreich. >> Warum erhalte ich nach dem "Massefläche in Linien umrechnen" so viele >> "Leiterbahn zu dünn "GND" >Weil du im DRC-Check Leiterbahnbreite 0,415 mm eingegeben hast und beim >"Masseflächen in Linien umrechnen" 0,2 mm angegeben hast. Nochmals danke; ich habe es jetz auf 0,415 eingestellt. In "doc8128.pdf" (AVR186: Best Practices for the PCB layout of Oscillators) von der Atmel-Homeoage ist eine Abbildung, wo eine eigen Massefläche für den Quarz und die Kondensatoren sind. Das habe ich mal versucht zu machen. Weiter steht: "A ground area should be placed under the crystal oscillator area. This ground land should be connected to the oscillator ground." Deshalb habe ich oben Lötstop gemacht. Wegen "In case there is only one PCB layer, it is recommended to place a guard ring around the oscillator components and to connect it to the oscillator ground pin." habe ich alles um die Oszylator-Einheit mit einer eigenen Massefläche umgeben. >Target versucht mit Leiterbahnsegmenten Kreisringe zu bilden, die werden >dabei natürlich nicht in 45° Winkeln ausgeführt... Wieder danke. >Wichtiger sind die Meldungen "Restring zu dünn", wie bei deinen Tastern >S2,S3 und S4. Da solltest du das Pad größer oder die Bohrung kleiner >machen, es sei denn, dein Leiterplattenhersteller kann so kleine >Restringe. Es ist sowieso immer eine gute Idee, die Vorgaben des >Leiterplattenherstellers im DRC-Check einzutragen. Man spart sich die >eine oder andere Fehlermeldung und umgekehrt. Der Hersetller erlaubt als Restring 0,2mm. Sicherheitshalber mache ich sogar 0,22mm. Wenn ich aber in 'Projekt prüfen' 'Stärke des Restrings bei Lötpunkten' auf 0,22mm einstelle, dann werden diese 0,22mm auch auf den Autorouter übernommen, sodass die automatisch erzeugten DUKOs 0,22mm Restring bekommen, obwohl ich 0,225mm will. Deshalb habe ich diese Einstellung auf 0,225mm belassen und weiss, dass der Restring bei den Schaltern mit 0,2225mm groß genug ist.
Jochen A schrieb: > Es könnte sein, dass ich oder jemand anderes aus Kostengründen die > Platine ohne Lötstopplack herstellen wollte. Du entwirfst eine Platine, ohne bereits zu wissen, mit welchem Prozess sie mal gelötet wird? Hmm, naja ... Wie viele 10000 Stück produzierst du davon, dass das im Vergleich zu den restlichen Kosten ins Gewicht fällt?
Jochen A schrieb: > Wegen "In case there is only one PCB layer, it is recommended to place a > guard ring around the oscillator components and to connect it to the > oscillator ground pin." habe ich alles um die Oszylator-Einheit mit > einer eigenen Massefläche umgeben. Naja, erstens hast du eine doppelseitige Leiterplatte und zweitens, auch bei Atmel sitzen nur Menschen die irren können. Manche Layout-Vorgaben von Herstellern sind einfach nur gruselig. Zum besseren Verständnis, warum dein Quarz-Routing immer noch schlecht ist, lies dir mal diese Seite durch: http://www.lothar-miller.de/s9y/categories/33-Quarz
... schrieb: > und zweitens, auch > bei Atmel sitzen nur Menschen die irren können. Manche Layout-Vorgaben > von Herstellern sind einfach nur gruselig. Sorry, den Teil nehme ich zurück und behaupte das Gleiche ;) Trotzdem sind signifikante Unterschiede in deinem Layout vorhanden, die so nicht in der AN186 gemeint sind.
>Du entwirfst eine Platine, ohne bereits zu wissen, mit welchem >Prozess sie mal gelötet wird? Hmm, naja ... Wie viele 10000 Stück >produzierst du davon, dass das im Vergleich zu den restlichen Kosten >ins Gewicht fällt? Ich möchte eine einzige Testplatine herstellen lassen. Danach will ich fragen, ob Interesse an dem Projekt besteht. Wenn ja, dann will ich ein paar Platinen herstellen lassen, die dann jeder selbst löten muss. Zusätzlich will ich die Herstellungsdaten der Platine auf meine Homepage stellen, sodass jeder eine Platine herstellen lassen kann. Und hier könnte es sein, dass jemand aus Kostengründen auf den Lötstopplack verzichtet. Damit die Platine trotzdem das Logo enthält will ich es im Kupfer haben. Wie bereits oben erwähnt weiss ich, dass dieser Grund recht merkwürdig ist. Die Testplatine will ich vermutlich bei www.jackaltac.com herstellen lassen. Hier steht, dass sie folgende Daten brauchen: Extended Gerber Layer 1 Excellon format 2,5 inch or 3,3 mm. (Don’t forget to include the drill sizes.) Layers 2-7 Embedded Gerber 274x Required Data Layer Name 1 Drill 2 Top copper 3 Bottom Copper 4 Top Soldermask 5 Bottom Soldermask 6 Outline 7 Top Silkscreen Was bedeutet denn die Sache mit Excellon? Wenn ich bei "Target -> Ein-/Ausgabeformate -> Produktion -> (X-)Gerber und Bohr Ausgabe PCBout" gehe, enthalten dann die erzeugten Dateien alle von Jackaltac benötigten Dateien? Oder muss noch die Datei von "-> Bohr Ausgabe" (und hier Excellon (CNC 7)) dazu? Oder muss ich es ganz anders machen? >Trotzdem sind signifikante Unterschiede in deinem Layout vorhanden, die >so nicht in der AN186 gemeint sind. Ich hab's nochmal geändert. Ist es besser?
Jochen A schrieb: > Ich hab's nochmal geändert. Ist es besser? Yep. Bei den Signal-Richtungswechslern nehme ich immer 0,6 er Pad und 0,3er Bohrung. Nur bei Richtungswechsler die für die Spannungsversorgung zuständig sind nehme ich 1er Pad und 0,6er Bohrung. Jochen A schrieb: > Die Testplatine will ich vermutlich bei www.jackaltac.com herstellen > lassen. Meinem Leiterplatten-Hersteller (Fischer-Leiterplatten) schick ich einfach die Target-Datei. Ob jetzt jackaltac was damit anfangen kann, weiß ich nicht. Nachfragen. Ansonsten klickst du einfach auf "Datei/Projekte in Cam-Daten umwandeln" und Target erzeugt dir alles was für den Leiterplatten-Hersteller notwendig ist.
Jochen A schrieb: > Oder muss noch die Datei von "-> Bohr Ausgabe" (und hier > Excellon (CNC 7)) dazu? Ja, das klingt passend. Keine Ahnung, was "PCBout" sein soll, nie gehört.
Excellon ist das Format der Bohrdatei. Eine Textdatei, die man selbst lesen kann.
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