problem: Syntax error near "if"

[jihm (Gast)]

hallo,

sorry für den schwammigen titel. ich vermute aber das der fehler eher in 
meinem verständnis für vhdl liegt.

ich habe 2 syntax fehler im code, Syntax error near "if" & Syntax error 
near "generate" - sind im code gekennzeichnet.

hat jmd hinweise für mich?

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use common.all;

entity KoggeStoneAdder is
  port (  
    P: in std_logic_vector;

    G: in std_logic_vector;
    cin: in std_logic;
    cout: out std_logic
  );
end KoggeStoneAdder;

architecture Behavioral of KoggeStoneAdder is
  --variable dist: integer;


  signal len: natural := log2(P'length + 1);
  signal dist: integer;
  
  type tmpArr is array(len - 1 to 0) of std_logic_vector((P'high - P'low + 1) downto 0);
  signal tP: tmpArr;
  signal tG: tmpArr;
  
begin
        --P, G, Cin in tmp Feld laden
        tG(0)(0) <= cin;
        tP(0)(0) <= '1';
forGen:    for i in tG'high to 1 generate
          tG(0)(i) <= G(i + G'low);
          tP(0)(i) <= P(i + P'low);
        end generate;



stGen0:    for i in 1 to (len - 1) generate
stGen1:      for j in 0 to tG'high generate
  
            --dist <= j - i ** 2;
            
            if (j < 2 ** i) then --Line 41: Syntax error near "if".
              tG(i)(j) <= tG(i - 1)(j);
              tP(i)(j) <= tP(i - 1)(j);
            end if;      
            
            
ifGen:        if (j >= 2 ** i) generate
prfxInst:        Prefix port map(tG(i - 1)(j), tP(i - 1)(j),  
                              tG(i - 1)(j - dist), tP(i - 1)(j - dist),
                               tG(i)(j), tP(i)(j));  
            end generate;
                      
          end generate;
        end generate; --Line 54: Syntax error near "generate".
  


end Behavioral;

[Jan M. (mueschel)]

If ist nur innerhalb von Prozessen erlaubt, nicht direkt in the 
architecture. Das sollte dir aber das VHDL-Tutorial / Buch deiner Wahl 
erklären können.

[Duke Scarring (Gast)]

jihm schrieb:
> stGen0:    for i in 1 to (len - 1) generate
Dir ist hoffentlich bewußt, daß durch die for-Schleife parallele 
Hardware beschrieben wird. Meinjanur, ist ein beliebter Anfängerirrtum..

Duke

[Andreas B. (andreas_b77)]

Statt if … then ein if … generate, genau wie ein paar Zeilen weiter 
unten, würde ich sagen.

[jihm (Gast)]

ja, if .. generate war die lösung.
das "generate" parallele hw beschreibt, ist mir hoffentlich bewusst. ob 
ichs dadurch richtig einsetzte, ist dann noch was andres.

jedenfalls läuft der code jetzt zumindest ohne fehler durch, das 
ergebnis ist aber noch net das was ich möchte.

es scheint so, als ob die beiden for generate schleifen nicht bearbeitet 
werden, in der simulations seh ich für tG(1) .. tG(len - 1) nur 'U's

hat jmd dazu noch nen hinweis für mich?

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use work.common.all;

entity KoggeStoneAdder is
  port (  
    P: in std_logic_vector;

    G: in std_logic_vector;
    cin: in std_logic;
    sum: out std_logic_vector;
    cout: out std_logic
  );
end KoggeStoneAdder;

architecture Behavioral of KoggeStoneAdder is
  signal len: natural := log2(P'length + 1);
  --signal dist: integer;
  
  type tmpArr is array(len - 1 downto 0) of std_logic_vector((P'high - P'low + 1) downto 0);
  signal tP: tmpArr;
  signal tG: tmpArr;
  
begin
        --P, G, Cin in tmp Feld laden
        tG(0)(0) <= cin;
        tP(0)(0) <= '1';
        
        tG(0)(G'Length downto 1) <= G;
        tP(0)(G'Length downto 1) <= P;


stGen0:    for i in 1 to (len - 1) generate
stGen1:      for j in 0 to G'Length generate
  
          
g1:          if (j < 2 ** i) generate
              tG(i)(j) <= tG(i - 1)(j);
              tP(i)(j) <= tP(i - 1)(j);
            end generate;      
            
            
ifGen:        if (j >= 2 ** i) generate
prfxInst:        Prefix port map(tG(i - 1)(j), tP(i - 1)(j),  
                              tG(i - 1)(j - 2 ** i), tP(i - 1)(j - 2 ** i),
                               tG(i)(j), tP(i)(j));  
            end generate;
                      
          end generate;
        end generate;
        
        sum <= tG(0)(G'Length - 1 downto 0);
        cout <= tG(0)(G'Length);


end Behavioral;

[jihm (Gast)]

keiner ne idee?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

jihm schrieb:
> keiner ne idee?
Ich würde mal die Synthese drüber laufen lassen, evtl. spuckt die eine 
Meldung aus.

Insgesamt schaut mir das Ganze unwahrscheinlich theoretisch und 
umständlich aus...  :-/

[jihm (Gast)]

signal len: natural := log2(P'length + 1);

das sollte

 constant len: natural := log2(P'length + 1);

sein. dann wirds schon besser.