Treiberleistung MOSFET

[dmos (Gast)]

Hallo,

http://www.mikrocontroller.net/articles/FET
In diesen Artikel steht:

"Da die Gatekapazität nicht direkt im Datenblatt enthalten ist kann man 
sich mit der Eingangskapazität Ciss behelfen. Im Arbeitspunkt ist die 
Gatekapazität ungefähr 5x größer als der im Datenblatt für Ciss 
angegebene Wert."

Aber Ciss ist eigentlich die Gatekapazität + der Spannungsabhängigen 
Gate-Drain Kapazität.

Fehler im Artikel?

Eine Frage noch: in den Datenblättern steht in den Diagrammen zu Ciss 
immer Cds shorted dabei. Was bedeutet das?

mfg

[Purzel H. (hacky)]

>Eine Frage noch: in den Datenblättern steht in den Diagrammen zu Ciss
immer Cds shorted dabei. Was bedeutet das?

Dass die Drain-Source Kapazitaet kurzgeschlosssen ist.

[dmos (Gast)]

Oktav Oschi schrieb:
>>Eine Frage noch: in den Datenblättern steht in den Diagrammen zu Ciss
> immer Cds shorted dabei. Was bedeutet das?
>
> Dass die Drain-Source Kapazitaet kurzgeschlosssen ist.

Das ist mir schon klar. Wie wird jedoch eine parasitäre Kapazität 
kurzgeschlossen??

[Simon K. (simon)]

Mit einem kurzen Draht.

[dmos (Gast)]

Dann ist die Drainspannung aber auch 0V...

[Simon K. (simon)]

Die Drainspannung ist dann gleich der Sourcespannung, ja.

[dmos (Gast)]

www.irf.com/product-info/datasheets/data/irf3205.pdf

Figure 5. Ich möchte wissen was es in diesem Bezug bedeutet.

[Yalu X. (yalu) (Moderator)]

dmos schrieb:
> Figure 5. Ich möchte wissen was es in diesem Bezug bedeutet.

Ich interpretiere das so, dass zwischen D und S eine Spannung V_DS
(x-Achse im Diagramm) angelegt wird. Die DS-Kapazität ist damit
wechselspannungsmäßig kurzgeschlossen, hat also keinen Einfluss auf die
Messung von Ciss.

[dmos (Gast)]

Das wirds sein. Bei Uds = 0V wirkt sich dann die Gate-Drain Kapazität am 
stärksten (Miller-Effekt) so wie man es auch im Diagramm sieht.

Danke Yalu.

[Yalu X. (yalu) (Moderator)]

dmos schrieb:
> Bei Uds = 0V wirkt sich dann die Gate-Drain Kapazität am
> stärksten (Miller-Effekt) so wie man es auch im Diagramm sieht.

Das ist nicht der Miller-Effekt. Der Miller-Effekt wird dadurch
ausgeschlossen, dass Uds bei der Kapazitätsmessung konstant ist. Die
Kapazitätsänderung kommt von der spannungsabhängigen Kapazität des
PN-Übergangs zwischen Bulk (bzw. Source) und Drain. Die Kapazität eines
PN-Übergangs sinkt mit steigender Spannung in Sperrrichtung.

[dmos (Gast)]

Stimmt bei Uds konstant kann es keinen Miller-Effekt geben.
Jetzt ergibt die Faustformel im Artikel doch Sinn :-)

[ArnoR (Gast)]

> Jetzt ergibt die Faustformel im Artikel doch Sinn

Ja, nur das Rechnen mit den Kapazitäten im Datenblattt nicht. Oder 
betreibst du den Mosfet mit UGS=0 und wechselspannungsmäßig 
kurzgeschlossenem Drain? Sicher nicht. Diese Werte taugen nur als grober 
Anhaltspunkt und zum Vergleich von Transistoren untereinander.