Proceduren: Unterschied Altera und Xilinx

[PittyJ (Gast)]

Ich habe ein ganz einfaches Testprogramm mit einer Unter-Procedure.

>>>>>>>>>>>>>>>>>>>>>>>
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;


entity testprocedure is
    Port ( signal Clock   : in  STD_LOGIC;
          signal Command : in  STD_LOGIC;
           signal Answer  : out  STD_LOGIC);
end testprocedure;

architecture Behavioral of testprocedure is

  procedure AA is begin
    if Command = '1' then
      Answer <= '1';
    else
      Answer <= '0';
    end if;
  end procedure AA;

begin

  main: process(Clock,Command) is begin
    if rising_edge(Clock) then
      AA  ;
    end if;

  end process;

end Behavioral;

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Altera Quartus kompiliert das wunderbar und erzeugt auch eine Logik 
dafür.

Bei Xilinx ISE 13.1 bekomme ich folgende Fehlermeldung:
HDLParsers:3426 -Line 16. Can not drive signal Answer in subprogram AA.

Ich möchte aber nicht alle Signale, die ja Entity-Global sind, noch an 
die Procedure extra weiter geben müssen.

Meiner Meinung nach müßte die Procedure so kompilieren.

Denke ich falsch?
Hat Xilinx eine Einschränkung?
Kann ich Answer in der Procedure zuweisen, ohne es im Procedure-Kopf 
übergeben?
Wenn Altera mehr kann, als die VHDL-Spec, wie muss das Programm nach der 
reinen VHDL-Spec aussehen?

[SuperWilly (Gast)]

Probier mal, die Prozedur in den Prozess zu packen:

begin

  main: process(Clock,Command)
    procedure AA is
    begin
       if Command = '1' then
         Answer <= '1';
       else
         Answer <= '0';
       end if;
    end procedure AA;

  begin
    if rising_edge(Clock) then
      AA ;
    end if;

  end process;

VG, SuperWilly

[SuperWilly (Gast)]

Command kann aus der Sensitivitätsliste.

[berndl k. (bernd_l)]

was stoert es dich, wenn du die Signale bei der Prozedur definieren 
musst? Ich verwende Prozeduren oder Funktionen, wenn ich 'oft', aka mehr 
als einmal, etwas ausfuehren will, im Normalfall mit unterschiedlichen 
Parametern/Werten...

Und wenn du die Parameter angibst, hast du auch noch ein checking bzgl. 
'in', 'out', 'inout'; und das ist auch nicht zu verachten.

Dass Altera das schluckt finde ich eher befremdlich...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Bernd L. schrieb:
> Dass Altera das schluckt finde ich eher befremdlich...
Lattice (Synplify) macht da auch irgendwas draus...
Aber ich finde dieses Konstrukt mit den globalen Signalen auch ein wenig 
haarsträubend. Diese Prozedur kann ja sowieso nur von 1 Stelle aus 
aufgerufen werden, ich glaube nicht, dass der Synthesizer hier einen 
Aufruf aus 2 getrennten Prozessen packt...

[SuperWilly (Gast)]

Was hilft es, dass die Synthese-Tools diese Beschreibung z.T. schlucken, 
wenn wann sie nicht simulieren kann ?
Modelsim schluckt die dubiose Beschreibung jedenfalls nicht! Also 
Prozedur rein in den Prozess.

VG, SuperWilly

[Klaus (Gast)]

SuperWilly schrieb:
> Modelsim schluckt die dubiose Beschreibung jedenfalls nicht! Also
> Prozedur rein in den Prozess.

Nein, eher raus mit der Verwendung von Signalen in der Prozedur, welche 
der Prozedur nicht explizit übergeben wurden!

[SuperWilly (Gast)]

>Nein, eher raus mit der Verwendung von Signalen in der Prozedur, welche
>der Prozedur nicht explizit übergeben wurden!

Diese Ansicht teile ich nicht. Es kann durchaus Sinn machen, gewisse 
Beschreibungsteile in Prozeduren auszulagern. Wieso soll man dann 
Prozess-Variablen und globale Signale explizit übergeben, wenn deren 
direkter Zugriff durch Einbindung der Prozedur in den Prozess geschenkt 
ist ?


VG, SuperWilly

[Klaus (Gast)]

SuperWilly schrieb:
> Diese Ansicht teile ich nicht. Es kann durchaus Sinn machen, gewisse
> Beschreibungsteile in Prozeduren auszulagern. Wieso soll man dann
> Prozess-Variablen und globale Signale explizit übergeben, wenn deren
> direkter Zugriff durch Einbindung der Prozedur in den Prozess geschenkt
> ist ?

Gegenfrage: Wieso macht man bei herkömmlichen Programmiersprachen nicht 
alle Variablen global, wenn man auf die weiße den Zugriff auf alles ohne 
Parameterübergabe geschenkt bekommt?

[SuperWilly (Gast)]

Zeig mir ein kleines VHDL-Beispiel, bei dem der Gültigskeitraum von 
Variablen oder Signalen zu funktionalen Problemen führt, ohne dass der 
Compiler es einem um die Ohren haut.


VG, SuperWilly