Hallo, ich habe mal wieder eine Platine erstellt und die wollte ich mal von euch kontrollieren lassen ob ich was grundlegendes falsch gemacht habe, oder was einfach nur besser werden könnte ? Vielen Dank für die Hilfe schonmal vorab.
Was mir auf den ersten Blick als soweit ich einschätze auf jedenfall korrekturbedürftigen Mangel auffällt, sind deine Versorungsleitungen (VCC, GND), besonders das du für alle Tracks/Leitungen die selbe Breite verwendest. Im Fall der VCC Zuleitungen ist das aufjedenfall sehr ungünstig. Alle Versorgungsnetze die mehr als wenige mA (was wohl die Regel sein dürfte) tragen sollten mit deutlich breiteren Tracks geroutet werden. Auch sollte man die Versorgungsnetze vor Signalleitungen routen, und auf ein Konzept wie Sternförmigen, auf jedenfall aber Loop-freien Versorgungszuleitungen achten. In deinem Fall sehe ich auf den ersten Blick keine Loops, jedoch ist eine hintereinanderreihung an "Verbraucher-ICs" an nochdazu so einer dünnen Versorgungsleitung sehr ungünstig, da die Stromsenken (ICs) am Ende dieser Zuleitung durch ihren Stromverbrauch und den dadurch erzeugten Spannungsabfall über die Länge der Zuleitung die Verbraucher davor beeinflussen, mindestens Rauschtechnisch sehr suboptimal. Noch kritischer ist aber, das auch GND nicht vernünftig geroutet ist. Du solltest dir mal eine Appnote zu Power-Gnd Layout Regeln angucken. Bei Zweilayer hast du im Prinzip zwei verbreitete Powerplane Layout-Konzepte: Sternförmig für sowohl GND als auch VCC, wobei beide Tracks möglichst dicht beieinander als ein Zweig angesehen werden sollte, damit keine Loops enstehen. Und Sternförmig für VCC und GND als durchgehende Massefläche auf der anderen Seite (Bessere Lösung). Du hast zwar GND offenblar als Massenflächenfill ausgeführt, das allein ist aber kaum besser als ein dünner Track, wenn dabei dennoch Loops, Engstellen entstehen und Verbraucher in Serie dranhängen. Du Solltest verteilte Massenflächen nur zusammen mit Loopvermeitung, Beachtung einer Mindestbreite bei Engstellen, und vermeidung von Verbraucherketten (Also Sternprinzip) nutzen. Eigentlich macht es nur sinn, wenn die Massenfläche oder der Flächenteil jeweils auf der anderen Seite, also gegenüber und direkt unter den Verbrauchern / dem Schaltungsteil plaziert ist, nur damit lassen sich Loops effektiv vermeiden. Bei Einlayer fällt das also Flach, und du solltest sowohl VCC als auch GND als breite, möglichst nebeneinander geführte Tracks in einem Sternsystem zu den Verbrauchern routen. Verbraucherketten sind dann unkritisch, wenn die Tracks breit genug sind, dass kein signifikanter Spannungsabfall auftritt. Im übrigen gilt es auch für andere Signale die nennenswert Strom tragen sollen, (z.b. eine LED-Zuleitung, oder I/O-Anschlüsse) dass die Breite mit der maximal zu erwartenden Stromstärke durch den Track ungefähr skalieren sollte. Also: Zuerst Power (VCC und GND) routen, dann Signale. Bei Einlayer kommst du dann nicht darum herum, Brücken wie bei dir schon vorhanden, zu routen. Diese kannst du später als Drahtstücke im Sinne eines zweiten Layers realisieren. Bei DIL-Packages sind ja häufig VCC und GND an gegenüberliegenden Pinreihen-Enden. Hier ist die beste Einlayermethode, VCC und GND innerhalb der beiden Pinreihen, parallel zu routen, und an deren Ende den Kondensator, noch vor dem Anschluss an das VCC und GND Versorgungsnetz vorzusehen. Alles andere, insbesondere VCC und GND Zuleitung außenrum, von entgegengesetzten Seiten heranzurouten, ergibt Loops.
So hier mal das update, jetzt habe ich die durchgehenden Leitung (+5V) auf 0,8mm vergrößert, das sollt doch so reichen, oder? Ich denke das insgesamgt 8 IC's (also 4 Platinen) an dieser Leitung hängen. Das Polygon habe ich an GND gehangen, das ist doch wohl nicht falsch, oder ? Vielen Dank
Wenn genug Platz ist, dann braucht man die Leitungen von den Klemmen zu den Widerständen nicht so zu bündeln. In der Kürze liegt die Würze. Polygon halte ich für überflüssig, egal ob aus elektrischen Gründen oder ob man Ätzmittel sparen will, was meist eh nicht gelingt.
Bei so viel Platz und so wenigen Bauteilen geht das auch ohne Drahtbrücken. Die Pads der Widerstände würde ich etwas größer machen. Gruß Jürgen
Markus P. schrieb: > So hier mal das update, jetzt habe ich die durchgehenden Leitung (+5V) > auf 0,8mm vergrößert, das sollt doch so reichen, oder? Ich denke das > insgesamgt 8 IC's (also 4 Platinen) an dieser Leitung hängen. So wird es ziemlich knapp an Durchführungen zwischen den IC-Pins. An diesen Stellen solltest du die Breite reduzieren, so dass keine DRC-Fehler mehr auftreten. Je nachdem, mit welcher Geschwindikeit du das serielle Auslesen takten willst, muss der Treiber der Clock-Leitung genügend Leistung mitbringen. Womit stellst du den GND-Bezug an den Teilen her, die an die Schraubklemmen kommen? Eventuell solltest du dort jeweils noch einen GND-Anschluss vorsehen. > Das Polygon habe ich an GND gehangen, das ist doch wohl nicht falsch, > oder ? Nein, das ist ganz in Ordnung so. Du solltest aber in den Einstellungen des Polygons die Orphans ausmachen. Kennst du solche Widerstandsnetzwerke? http://www.reichelt.de/8-Widerstaende-9-Pins/SIL-9-8-10K/index.html?ARTICLE=18019 Sie würden die Widerstände ersetzen und das Layout vereinfachen. Vielleicht wäre es dann auch geschickt, die ICs um 90 Grad drehen und die Reihenfolge der Eingänge ggf. zu ändern, sodass sie sich schön parallel routen lassen.
> So wird es ziemlich knapp an Durchführungen zwischen den IC-Pins. An > diesen Stellen solltest du die Breite reduzieren, so dass keine > DRC-Fehler mehr auftreten. > > Je nachdem, mit welcher Geschwindikeit du das serielle Auslesen takten > willst, muss der Treiber der Clock-Leitung genügend Leistung mitbringen. Der Treiber ist "nur" ein Ausgang des atmega644 ! Muss ich da wohl etwas anderes vorsehen? Evtl. ein Transistor oder so ? > Womit stellst du den GND-Bezug an den Teilen her, die an die > Schraubklemmen kommen? Eventuell solltest du dort jeweils noch einen > Kennst du solche Widerstandsnetzwerke? Viele gute Tips , danke! Auch das mit der Widerstandsbrücke kannt ich noch nicht !
Hi, ich habe mal wieder ein bischen gearbeitet. Ich bin zu den Entschluss gekommen, dass die Widerstandsbrücken bestimmt sehr gut sind, aber mir auch nicht wirklich weiter helfen. Und mit der Tatsache das ich noch 1 Millionen R's bei mir rum liegen habe ließ mir die Entscheidung leicht fallen ohne zu arbeiten. Könntet Ihr mal einmal über die Platine gucken? Ich habe auch nochmal versucht die Drahtbrücken raus zu bekommen , aber da scheiterts an meinen Fähigkeiten. Evtl. hat da noch einer eine Idee wie ich es anordnen kann ?
Die fette Brücke oben links und auch die dünne oben rechts kannste vermeiden indem du oben herum gehst. Die Widerstände kannste auch im größeren Rastermaß(RM) biegen und bestücken oder die Leitungen darunter mehr zusammen schieben. Bei den zweien in der Mitte kann man unten zwischen den Klemmen routen. Die passen da allemal durch. Die eine dünne links oben lässt sich sicher dann auch anders verlegen. Man kann da aber auch einen Null-Ohm Widerstand bestücken. Wenn der Schaltplan kontrolliert werden soll, stell den mal als .PNG ein. Ich will deswegen nicht eagle installieren.
Michael S. schrieb: > Die fette Brücke oben links und auch die dünne oben rechts > kannste vermeiden indem du oben herum gehst. Das versteh ich nicht, könntes Du das nochmal genauer erklären wo ich da lang gehen soll? > Bei den zweien in der Mitte kann man unten zwischen den > Klemmen routen. Die passen da allemal durch. Die eine dünne > links oben lässt sich sicher dann auch anders verlegen. > Man kann da aber auch einen Null-Ohm Widerstand bestücken. Jup, danke . > Wenn der Schaltplan kontrolliert werden soll, stell den mal > als .PNG ein. Ich will deswegen nicht eagle installieren. Ist im Anhang. Danke !!!
Der 165er ist ein hässlicher Haufen. Versuchs doch mal mit 4021 (CMOS), und nicht mit Einzelwiderständen, sondern mit einem Stern-Array. Das lässt sich dann sehr schön anordnen.
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