HighPower Buck Layout

[Der D. (derdaniel)]

Hallo,

im Anhang sind einmal der Schaltplan (nur linke Hälfte interessant) und 
die Layouts von einem High Power Buck (12V -> 7,8V 10A).
Wenn ich einen DRC mache sagt Eagle mir dass ich Width Fehler hätte wo 
die dünnen roten Linie sind.
Was sind das für Fehler? Zu nah sind die Polygone sich nicht, sie 
schneiden auch keine anderen.

Wäre super wenn ausserdem die DCDC Profis man ein kommentar zu dem Lyout 
geben könnten.


Danke für Hilfe und Antworten.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel Steffen schrieb:
> Wäre super wenn ausserdem die DCDC Profis man ein kommentar zu dem Lyout
> geben könnten.
Ich hätte da mal was zum Schaltplan: beim Controller sind keine 
Pinnummern. Wie soll man  sich da zurechtfinden?

Sieh dir das mal an:
http://www.lothar-miller.de/s9y/categories/40-Layout-Schaltregler
Zeichne mal deine beiden Strompfade in den Schaltplan und ins Layout 
ein. Siehst du auch, dass der Ausgangskondensator ganz arg unglücklich 
plaziert ist?
Ich würde den um 180° gedreht über den Eingangskondensator machen. So, 
dass die beiden -Pole zueinander zeigen. Das wäre hübsch.

[Michael (Gast)]

Daniel Steffen schrieb:
> Wenn ich einen DRC mache sagt Eagle mir dass ich Width Fehler hätte wo
> die dünnen roten Linie sind.

Dann guck doch mal, was du für Spielregeln für den DRC eingestellt hast 
und wie breit die angemeckerten Leiterbahnen sind

> Was sind das für Fehler?

Damit wird normalerweise auf Leiterbahnen aufmerksam gemacht, deren 
Breit nicht mit den für den DRC eingestellten Regeln vereinbar sind.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Michael schrieb:
>> Was sind das für Fehler?
> Damit wird normalerweise auf Leiterbahnen aufmerksam gemacht, deren
> Breit nicht mit den für den DRC eingestellten Regeln vereinbar sind.
Und es wird dabei auch die Breite der Polygon-Linien kontrolliert. Denn 
du kannst ja auch die Polygon"feinheit" mit dem Width-Befehl einstellen.

[Der D. (derdaniel)]

Sorry für die schlechten Bilder, morgen kommen bessere (komm nur im 
moment nicht mehr an meinen PC).


Die Breite der Poligonlinien ist 0.
Wenn die genauso wie normale Leiterbahnen behandelt werden ist das 
natürlich zu dünn (Bilex DRU setzt mindestens 10mil voraus).


Im Anhang nochmal der Toplayer mit den Strompfaden. Ist wirklich nicht 
schön was den großen Bogen vom GND angeht. Ich versuche das morgen mal 
zu reparieren. Ist halt mit dem Shunt und Kleinzeug aussenrum etwas 
schwierig.

Gibt es sonst noch verbesserungen zum Layout (abgesehen von GND-Vias, 
die kommen noch)?


Ach ja: Die Kupferflächen unter der Spule weg machen? Und im Bottom 
Layer das GND auch/oder nur eins von beidem?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel Steffen schrieb:
> Ach ja: Die Kupferflächen unter der Spule weg machen?
> Und im Bottom Layer das GND auch/oder nur eins von beidem?
Nur der Bottom-Layer ist interessant. Im Top-Layer fließt ja sowieso der 
Laststrom. Da kann nichts mehr einkoppeln, das ist schon da...

Hier mal mein Konter-Vorschlag zum Layout. Das ginge sogar fast schon 
einseitig... ;-)
Nur die Feedback- und Current-Sense-Geschichte sollte noch schöner 
gemacht werden. Ausserdem könnte das noch ein wenig kompakter plaziert 
werden. Und eigentlich gehören der Kerko und der Elko am Eingang 
getauscht, so dass der Kerko an den Mosfets sitzt. Das ist dann aber nur 
noch ein Sahnehäubchen auf der EMV-Torte...

[Der D. (derdaniel)]

> Und eigentlich gehören der Kerko und der Elko am Eingang
> getauscht, so dass der Kerko an den Mosfets sitzt. Das ist dann aber nur
> noch ein Sahnehäubchen auf der EMV-Torte...

Der Kerko hat 100µ und ist ist eigentlich nur als Puffer gedacht.
Wenn so große Kerkos vom ESR her trotzdem besser sind als die PXA Lowest 
ESRs, kann ich dann auch nur Kerkos hernehmen?

[Dietrich L. (dietrichl)]

Daniel Steffen schrieb:
> Die Breite der Poligonlinien ist 0.

Das gibt zumindest beim Leiterplattenhersteller ein Problem, da beim 
Aufbereiten der Daten eine riesige Datei entsteht. Also 0 ist verboten.
Ich würde bei den Polygonen auch die Abstände etwas größer machen (-> 
Isolate). Das reduziert die Gefahr von Lötbrücken...

Gruß Dietrich

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel Steffen schrieb:
> Der Kerko hat 100µ und ist ist eigentlich nur als Puffer gedacht.
> Wenn so große Kerkos vom ESR her trotzdem besser sind als die PXA Lowest
> ESRs, kann ich dann auch nur Kerkos hernehmen?
1. Die haben dann abhängig vom Dielektrikum evtl. eine recht starke 
Spannungsabhängigkeit der Kapazität. Da kann es schon mal sein, dass so 
ein 50V/100uF Kerko dann bei 40V nur noch 25uF hat.

2. U.U. ist dein Regler mit dem niedrigen ESR nicht mehr stabil...  :-o

[Der D. (derdaniel)]

So,

im Anhang nochmal ein völlig neues Layout, bei dem ich versucht habe die 
Tipps von Lothar Millers Seite und die Feedbacks von hier umzusetzen.

Meine zwei Dilemma sind sie Feedback / Current-Sense Leitungen (in Grün) 
und die FET-Gates (in Gelb). Ich bekomme immer nur ein Leitungspaar 
kurz. Welches ist nun wichtiger?

Des weiteren sind da die Strompfade die nach dem Ausgangs-C ins 
Bottom-Layer müssen weil die ganze Schaltung links nochmal gespiegelt 
hinkommt.


Vielen Dank hier schonmal an Lothar Miller, der mir sehr Hilft!!!

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel Steffen schrieb:
> im Anhang nochmal ein völlig neues Layout, bei dem ich versucht habe die
> Tipps von Lothar Millers Seite und die Feedbacks von hier umzusetzen.
Uuups...
Es ging nicht darum, möglichst schöne runde Kreise zu machen, sondern 
möglichst kompakte. Jetzt sitzt bei dir der Controller quasi mitten 
drin in einer Trafowicklung. Dir ist auch nicht ganz wohl, und du willst 
potentiellen Problemen durch ein (Masse-)Inselleben des Controllers aus 
dem Weg gehen. Dabei ignoriesrt du, dass jeder Stromkreis geschlossen 
werden muss. Von jedem Punkt deiner Schaltung musst du also einen Weg 
zurück zu diesem Punkt finden. Der Strom, der zum Feedback-Pin 
hineinfließt muss also über die Masse zurück zum Ausgangskondensator. 
Und bei dir führt dieser Pfad über eine halbe "Spartrafowicklung" im 
Leistungspfad...

> Meine zwei Dilemma sind sie Feedback / Current-Sense Leitungen (in Grün)
> und die FET-Gates (in Gelb). Ich bekomme immer nur ein Leitungspaar
> kurz. Welches ist nun wichtiger?
Die müssen nicht unbedingt kurz sein, es reicht aus, wenn sie wie 
erwähnt störungsfrei verlaufen.

> weil die ganze Schaltung links nochmal gespiegelt hinkommt.
Ich sehe gewisse Freiheitsgrade bei der Position des Ausgangs. Dann will 
ich nochmal auf meinen Vorschlag im 
Beitrag "Re: HighPower Buck Layout" hinweisen. Die 
Platzierung liesse sich nochmal deutlich verbessern, wenn du deine 
Freiheitsgrade ausnützt, und die Bauteile ein wenig verschiebst.

Mach in deinem Layout erst mal eine komplette Massefläche und trenne die 
Baugruppen nach Funktion und Stromaufnahme. Damit hältst du idR. schon 
mal die hohen Ströme aus dem Signatteil raus. Nur wenn das nicht möglich 
ist, kann es helfen, die Masse zu zerschneiden.

[Der D. (derdaniel)]

Mühsam ernährt sich das Eichhörnchen...

So im Anhang die nächste Version.

Eigentlich nur das Layout von Lothar Miller in schöner Form.
Die ganzen Feedbacks sehen meiner meinung nach gut aus.
Nur bei den Steuerleitungen zu den FETs bin ich mir noch nicht sicher ob 
die nicht noch weiter untenrum gemacht werden sollten.

Über ein Kommentar währe ich wieder sehr Dankbar.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel Steffen schrieb:
> Nur bei den Steuerleitungen zu den FETs bin ich mir noch nicht sicher ob
> die nicht noch weiter untenrum gemacht werden sollten.
Nein, das passt schon. So sieht das Layout recht brauchbar aus.