process sensitivity list

[test_1 (Gast)]

Hallo

bei folgendem Syncron zähler wirft mir xilinx ise webpack 13.1 eine 
Fehlermeldungen das ein Signal dem nur ein Wert in einem Takt sync. 
Prozess zugewiesen wird in der Sensitivityliste Fehlt. Frage woran liegt 
das? ich meine müsste für den Prozess der Takt sync. ist ja schnuppe 
sein oder?

WARNING:Xst:819 - "C:/Projekte/VHDL/B5X/BX55/BX55.vhd" line 44: One or more signals are missing in the process sensitivity list. To enable synthesis of FPGA/CPLD hardware, XST will assume that all necessary signals are present in the sensitivity list. Please note that the result of the synthesis may differ from the initial design specification. The missing signals are:
   <temp_count>

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_unsigned.all;entity BX55 is

port( CLK, RESET: in bit;
      INC: in bit_vector(1 downto 0);
      DOUT: out std_logic_vector(3 downto 0));
end BX55;

architecture rtl of BX55 is

  signal temp_count: std_logic_vector(3 downto 0);
begin

count: process(CLK)
begin

  if CLK'event and CLK = '1' then
    if RESET = '1' then
      temp_count <= (others => '0');
    elsif INC = "00" then
      temp_count <= temp_count +1;
    elsif INC = "01" then
      temp_count <= temp_count +2;
    elsif INC = "10" then
      temp_count <= temp_count +3;
    else temp_count <= temp_count +4;
    end if;
  end if;

  DOUT <= temp_count;

end process count;

end rtl;

[Andreas B. (andreas_b77)]

Die Zuweisung an DOUT ist außerhalb des if-Blocks und damit nicht nur 
bei CLK'event aktiv, also muss es in die Sensitivity-Liste.

Das ist aber wohl nicht beabsichtigt. Entweder die Zuweisung in das if 
CLK'event mit rein nehmen, aber dann kommt der neue Wert mit einem Takt 
Verzögerung raus (1. Takt: Zuweisung an temp_count, 2. Takt: Zuweisung 
von temp_count an DOUT).

Oder aber die Zuweisung an DOUT außerhalb des process machen. Das 
entspricht einem ungetakteten Verbinden von temp_count mit DOUT, was 
wohl die Absicht ist, vermute ich.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

test_1 schrieb:
> ich meine müsste für den Prozess der Takt sync. ist ja schnuppe
> sein oder?
Der Synthese ist die Sensitivliste sowieso weitestgehend egal. Du 
bekommst bei einer unvollständigen Liste einfach eine freundliche 
Meldung. In der Simulation (und nur dort!!!) wird dein Counter aber dann 
einen halben (!) Takt "verspätet" kommen. Denn bei jedem Wechsel auf der 
Taktleitung wird der Prozess neu berechnet (weil er ja auf CLK sensitiv 
ist). Bei der steigenden Flanke wird an temp_count der neu berechnete 
Wert zugewiesen, an DOUT aber noch der "alte" Wert von temp_count. Du 
könntest diesen Prozess also mit exakt selber Funktion auch so 
schreiben:

count: process(CLK)
begin

  DOUT <= temp_count; -- völlig schnuppe, ob das hier steht, ...... 

  if CLK'event and CLK = '1' then
    if RESET = '1' then
      temp_count <= (others => '0');
    elsif INC = "00" then
      temp_count <= temp_count +1;
    elsif INC = "01" then
      temp_count <= temp_count +2;
    elsif INC = "10" then
      temp_count <= temp_count +3;
    else temp_count <= temp_count +4;
    end if;
  end if;

  DOUT <= temp_count; -- ......oder hier!!!

end process count;

Und bei der nächsten fallenden Flanke wird der Prozess dann in der 
Simulation neu berechnet, und voila: DOUT bekommt den "neuen" 
Zählerwert.

FAZIT: eine falsche Sensitvliste führt zu Unstimmigkeiten zwischen 
Simulation und Realität!

Andreas B. schrieb:
> Oder aber die Zuweisung an DOUT außerhalb des process machen. Das
> entspricht einem ungetakteten Verbinden von temp_count mit DOUT
In der VHDL Termiiniologie nennt sich das concurrent assignment (zu 
deutsch: nebenläufige Zuweisung, wbobei hier "nebenläufig" nicht als 
"minderwertig, nachrangig" missverstanden werden sollte). Wahrscheinlich 
sollte es so aussehen:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_unsigned.all;entity BX55 is

port( CLK, RESET: in bit;
      INC: in bit_vector(1 downto 0);
      DOUT: out std_logic_vector(3 downto 0));
end BX55;

architecture rtl of BX55 is
signal temp_count: std_logic_vector(3 downto 0);
begin

count: process(CLK)
begin
  if CLK'event and CLK = '1' then
    if RESET = '1' then
      temp_count <= (others => '0');
    elsif INC = "00" then
      temp_count <= temp_count +1;
    elsif INC = "01" then
      temp_count <= temp_count +2;
    elsif INC = "10" then
      temp_count <= temp_count +3;
    else temp_count <= temp_count +4;
    end if;
  end if;
end process count;

DOUT <= temp_count;   -- ohne Prozess: concurrent assignment

end rtl;

BTW: der Name temp-count ist ungünstig gewählt, weil an diesem signal 
überhaupt nichts temporär ist. Vielmehr ist genau dieses Signal dein 
Zähler, der dann nur noch mit dem Ausgang verbunden wird.

test_1 schrieb:
> [\vhdl]
Ein / statt eines \ wirkt hier Wunder...

[test_1 (Gast)]

Danke für die Hilfe, keine Ahnung wie ich das übersehen konnte mit der 
zu Weisung im Process ihr habt natürlich recht.(auch Xilinx)

lg Michael