Wofür so viele LUTs? (VHDL / Xilinx Ise)

[Axel (Gast)]

Hallo, für meine Diplomarbeit schreibe ich gerade ein Projekt in VHDL 
und synthetisiere es mit Xilinx Ise. Es werden auch bereits die 
gewünschten Ergebnisse geliefert und schnell ist der Code auch. Mich 
wundert nur, dass Ise bei der Synthese so viele LUTs verwendet. Es sind 
fast 22.000. Wofür werden die eingesetzt? Im Gegensatz dazu benötige ich 
für den Code 44 Multiplizierer und 756 Addierer.

Zum Code: Darin enthalten sind LQ-Zerlegung mit Givensrotationen und 
Division, beides als Cordic-Algorithmen. Der Code soll möglichst schnell 
sein, damit große Datenmengen verarbeitet werden können. Daher wird eine 
komplette Rotation bzw Division je Taktperiode berechnet.

Gruß Axel

[Fpgakuechle K. (Gast)]

Der synthesereport *.syr(?) sollte deteilliert auflisten, welche 
hardware erkannt wurde und wie sie implementiert wurde. Das sollte 
erklären wofür die LUT#s verbrannt wurden, vielleicht sind Koeffizienten 
ROM#s, vielleicht was ganz anderes.

MfG,

[Axel (Gast)]

Ah, ok. Ich habe den Report mal angehängt. Wenn ich das richtig sehe 
baut er daraus zig tausen Flip Flops, nicht war?
Gruß Axel

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Axel schrieb:
> Mich wundert nur, dass Ise bei der Synthese so viele LUTs verwendet.
> Es sind fast 22.000. Wofür werden die eingesetzt?
In FPGAs wird (abgesehen von fixen und begranzten Komponenten wie 
BlockRAM, Multiplizierern) alles aus LUTs und Flipflops aufgebaut. Und 
ein 16 Bit-Addierer braucht damit mindestens 16 LUTs. Wenn davor 
und/oder dahinter dann noch ein Multiplexer kommt, dann werden 
zusätzlich LUTs fällig.

> Im Gegensatz dazu benötige ich
> für den Code 44 Multiplizierer und 756 Addierer.
Hat dein FPGA überhaupt 44 Multiplizierer in Hardware?
Falls nein müssen die auch mit LUTS nachgebaut werden.

[Axel (Gast)]

Alles klar, vielen Dank schon mal. Genügend Hardware ist übrigens 
vorhanden...

[Valko Z. (hydravliska)]

Hi,

du hast eine gewisse Anzahl von Latches in Design, ist das auch 
erwünscht ?

Gruss,
Valentin

[Andi (chefdesigner)]

> Mich wundert nur, dass Ise bei der Synthese so viele LUTs verwendet.
Was soll er sonst verwenden, um das Design zu realisieren?

Eine LUT ist ja nichts anderes, als eine programmierbare boolsche 
Funktion vom Typ (Beispiel!) F = (a OR b) AND c etc .., aus der die 
Logik aufgebaut wird.

[Fpgakuechle K. (Gast)]

Schatze die 756 17bit adder dürften einiges von den LUT's benutzen. 
Vielleicht kannst du win paar von diesen in die ~200 freien DSP-Slices 
stopfen.

MfG,

[huh (Gast)]

Die ganzen Latches sind aber gar nicht gut. Und 1.2GHz Takt klingt auch 
für Virtex5 etwas unrealistisch?

[Fpgakuechle K. (Gast)]

>Und 1.2GHz Takt klingt auch für Virtex5 etwas unrealistisch?

Alle Taktangaben des XST sollte man ignorieren, ohne Place und Route 
kann das tool diesen wert nur gröbst schätzen.

MfG,

[Andi (chefdesigner)]

Naja, es gibt ja auch noch keinen ClockPfad, wenn ich den Report richtig 
lese.:-)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Andreas Fischer schrieb:
> Naja, es gibt ja auch noch keinen ClockPfad, wenn ich den Report richtig
> lese.:-)

These 9 clock signal(s) are generated by combinatorial logic,
and XST is not able to identify which are the primary clock signals.

Kombinatorische Takte? Aua.

@ Axel:
Ist dein Projekt arg geheim, oder dürfen wir das hier mal ein wenig in 
der Luft zerreissen?  ;-)

[Fpgakuechle K. (Gast)]

Freitags sollte man keine Projekte zerreissen, der Ärmste soll ja ein 
entspanntes Wochenende erleben. (Könnt er dringend nötig haben).

MfG,

[Stefan W. (wswbln)]

Lothar Miller schrieb:
> > These 9 clock signal(s) are generated by combinatorial logic,
> > and XST is not able to identify which are the primary clock signals.
>
>
> Kombinatorische Takte? Aua.

Ja, und das wo man den Clock-Enable schon erfunden hat :-)

[CPU-Neuling (Gast)]

Vielleicht ist es ein Multi-Clock-Design :-)