Forum: FPGA, VHDL & Co. so viele IOBs


von Di (Gast)


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Hallo, für meine Studienarbeit schreibe ich gerade ein Programm in VHDL
und synthetisiere es mit Xilinx Ise. Es werden bereits die
gewünschten Ergebnisse geliefert. Aber zu viele IOBs werden 
verwendet(163%).

Zum Code hab ich zu viele Eingänge und Ausgänge in Port definiert:

entity stage is
port (
  clk        : in  STD_LOGIC;
  xin0,xin1,xin2,xin3,xin4,xin5,xin6,xin7        : in --------;
  yin0,yin1,yin2,yin3,yin4,yin5,yin6,yin7        : in --------;
  xout0,xout1,xout2,xiout3,xout4,xout5,xout6,xout7  : out ----;
  yout0,yout1,yout2,yiout3,yout4,yout5,yout6,yout7  : out -----;
  );
end stage;

Kann mir jemand gerne helfen dies Problem zu lösen?
Danke sehr im voraus!

Di

von Duke Scarring (Gast)


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Di schrieb:
> Kann mir jemand gerne helfen dies Problem zu lösen?
Was hast Du denn für einen FPGA-Typ eingestellt.

Soll die Beschreibung auch auf dem Chip laufen oder ist das was 
theoretisches?

Duke

von Martin (Gast)


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Na dann würde ich die ZSahl  der benutzten IOBs  doch einfach reduzieren 
... oder ein FPGA   mit mehr IOBs  benutzen.

Ist ja  wie im Kindergarten  hier

von Di (Gast)


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danke für deine antwort.
Ich benutze Virtex-4.

von Di (Gast)


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Meine Betreuer gibt mir einen Tip, also man kann diese Eingänge nicht 
gleichzeitig (synchron) eingeben, sondern z.B erst Takt können die x 
Eingänge ,nächste Takt die y Eingänge  eingegeben werden.
Aber ich hab keine Ahnung wie man das realisiert.
kennt jemand das?
vielen Danke!!

von Duke Scarring (Gast)


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Di schrieb:
> kennt jemand das?
Ja. Nennt sich Serialisierung.

> Aber ich hab keine Ahnung wie man das realisiert.
Du scheinst auch noch ein paar Verständnisschwierigkeiten zu haben.

Hast Du schon eine LED mit Deinem Virtex-4 zum Blinken gebracht? Das 
wäre ein erster Schritt um ein Gefühl für FPGAs zu bekommen.

Duke

von Klaus F. (kfalser)


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Di schrieb:
> xin0,xin1,xin2,xin3,xin4,xin5,xin6,xin7        : in --------;

Von Arrays oder Std_Logic_vector hast Du noch nicht gehört, oder?

von Di (Gast)


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hallo, die Typen aller Eingänge sind   sfixed(3 downto -10).

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