Hallo zusammen, mein Leiterplattenhersteller hat mich darauf aufmerksam gemacht, dass meine Kupferanteil der beiden Innenlagen (4-Layer Platine) sehr stark divergiert (13% zu 95%) - eine ist ein Signallayer, der andere der Ground-Layer. Laut Platinenhersteller kann es nun bei thermischer Belastung zu einem Verbiegen der Platine kommen und resultierend daraus zum Aufbrechen von Lötstellen. Meine Frage nun: Was macht man da am besten dagegen? - Ground-Layer nicht solid sondern straffiert zeichnen? Ergeben sich daraus Nachteile? - Offene Flächen des Signallayers (sind nicht viele) mit GND-Flächen ausfüllen? Hat diese Variante Nachteile? LG Mille
@ Mille (Gast) >- Ground-Layer nicht solid sondern straffiert zeichnen? Nein. >Ergeben sich daraus Nachteile? Ja! Die Wirksamkeit wird verschlechtert (niedrige Induktivität und Widerstand) >- Offene Flächen des Signallayers (sind nicht viele) mit GND-Flächen >ausfüllen? Ja. > Hat diese Variante Nachteile? Wenn man es richitig macht, kaum. 3.) Die freien Flächen mit Kupferkaros belegen, das machen die Profis oft. MFG Falk
Falk Brunner schrieb: > 3.) Die freien Flächen mit Kupferkaros belegen, das machen die Profis > oft. Hallo, leider gibt es die Funktion zwar in der CAM-Software des Leiterplattenherstellers, im Layoutprogramm eher nicht. Oder geht das mit Eagle? Natürlich ohne die Karos einzeln zu positionieren... Gruss Reinhard
Einfach ein Polygon ziehen und füllen lassen, der Rang muss kleiner als alle anderen Polygone sein sonnst gibts überlappungen. Viele Grüße, Marc
@ Reinhard Kern (Firma: RK elektronik GmbH) (rk-elektronik) >Leiterplattenherstellers, im Layoutprogramm eher nicht. Oder geht das >mit Eagle? Ist mir nicht bekannt.
Marc Seiffert schrieb: > Einfach ein Polygon ziehen und füllen lassen Nein, um ein gefülltes Polygon geht es nicht, auch nicht um ein gerastertes - es geht um Flächenfüllung mit Einzelpunkten, so ähnlich wie eine Lochrasterplatine. Ist sozusagen das Negativ von deinem Vorschlag. Gruss Reinhard
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