critical warning

[Max (Gast)]

Hallo.

Quartus erzeugt 4 "critical warnings" wenn ich meinen vhdl-code 
synthetisieren lass: die 1. beim Fitter und den Rest bei der Timing 
Analysis. Jetzt wollte ich wissen woran das liegen könnte: am code oder 
irgendwas falsch eingestellt. Hier mal der code:

library IEEE; 
use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all; 

entity spi is 
  port ( spi_Tx  : out std_logic;  -- SPI-lines
         spi_clk : out std_logic;
         spi_cs  : out std_logic;
         spi_Rx  : in  std_logic; 
         
         new_data : in std_logic;  -- sign
         
         TxData     :  in std_logic_vector(7 downto 0);   
         RxData     :  out std_logic_vector(7 downto 0);
       
         reset   : in  std_logic;  
         clk     : in  std_logic); 
end spi; 

-------------------------------------------------------------------------------
--              ARCHITECTURE
-------------------------------------------------------------------------------
architecture rtl of spi is 

signal s_TxBuf : std_logic_vector(7 downto 0);
signal s_RxBuf : std_logic_vector(7 downto 0);
signal s_cnt   : std_logic_vector(4 downto 0);
signal s_busy  : std_logic;

begin

  p_spi_master : process(clk,reset)
  begin
    if(reset = '1')then
      s_TxBuf <= (others => '0');
      s_RxBuf <= (others => '0');
      s_cnt   <= (others => '0');
      s_busy  <= '0';
      spi_cs  <= '1';
      spi_clk <= '1';
      spi_Tx  <= '1';
    elsif(clk = '1' and clk'event) then
      if(new_data = '1' and s_busy = '0')then
        s_TxBuf <= TxData;
        s_busy  <= '1';
        s_cnt   <= (others => '0');
        spi_cs  <= '0';
      end if;
      
      if(s_busy = '1')then -- shifting is enabled 
        s_cnt <= unsigned(s_cnt) + conv_unsigned(1,1);
        if(s_cnt(4) /= '1')then    -- are 16 ticks over?
          if(s_cnt(0) = '0')then  -- shift out data on every "even" LSB
            s_TxBuf <= s_TxBuf(6 downto 0) & '0'; -- shift operation
            spi_Tx  <= s_TxBuf(7);   -- data out 
            spi_clk <= '0';     -- toggle sclk 
          else  -- s_cnt is "odd": rising sclk
            s_RxBuf <= s_RxBuf(6 downto 0) & spi_Rx;  -- read RxLine
            spi_clk <= '1';
          end if;
        else -- 16th tick is reached
          -- bring module in 'idle'-state
          s_busy   <= '0';
          spi_cs  <= '1';
          spi_Tx  <= '1';
          spi_clk <= '1';
          RxData  <= s_RxBuf;
          s_TxBuf <= (others => '0');
          s_RxBuf <= (others => '0');
          s_cnt   <= (others => '0');
        end if;
      end if;
    end if;
  end process  p_spi_master;
end rtl;

Die clock rennt mit 50MHz. In Modelsim verhaltet sich die Schaltung so 
wie ich es wollte, aber das sagt ja nix aus über das timing-problem....
Ist der Code soweit in Ordnung?

LG, Max

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Max schrieb:
> die 1. beim Fitter und den Rest bei der Timing Analysis.
Auf welche Signale beziehen sich die Warnungen?
Was sind das für Warnungen?

[Max (Gast)]

"Critical Warning: The following clock transfers have no clock 
uncertainty assignment. For more accurate results, apply clock 
uncertainty assignments or use the derive_clock_uncertainty command.
-> critical warning: from clk(rise) to clk(rise) (setup and hold)"

Alle 4 Warnungen schreiben das.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Max schrieb:
> sagt ja nix aus über das timing-problem....
Das ist kein Timingproblem. Du hast nur keinen Jitter für deinen Takt 
spezifiziert. Das kannst du vermutlich irgendwo in einem Constraint oder 
über die Kommandozeile noch einen Jitter spezifizieren...

Ich würde sagen: schalt deinen Modus auf -ignore

[Matthias G. (mgottke)]

Ich vermute, dass du keine oder unvollständige Timing-Constraints 
vorgegeben hast. Woher soll das Tool denn wissen wie viel Signallaufzeit 
es zur Verfügung hat. Und so führt es dann zu den Warnings.

[Max (Gast)]

Ok, danke für Eure Hilfe!

[Fpgakuechle K. (Gast)]

Ist die vectorbreite 1 beim Zählerincrement hier gewollt? Ich hätte hier 
5 erwartet:

...
signal s_cnt   : std_logic_vector(4 downto 0);
...
 s_cnt <= unsigned(s_cnt) + conv_unsigned(1,1);
...

MfG