CONV_INTEGER

[danny w. (weisti)]

hi kurze frage:

ich habe als eingang eines entity eine binärzahl und will diese als 
integer benutzen.

library IEEE;
use IEEE.std_logic_1164.all; 
use ieee.std_logic_arith.all; 

entity Teiler_Motor is
  
  port (
    CLK: in STD_LOGIC;
    clk_m: out STD_LOGIC;
    drehzahl: in STD_LOGIC_VECTOR(7 downto 0)   -- Binärzahl
  );
end Teiler_Motor ;

architecture behavior of Teiler_Motor is

signal n : integer :=1;

begin

  process(drehzahl) -- wenn sich drehzahl ändert, wird teiler verhätlnis über for-schleife neu berechnet
  
  variable dez_dz : integer := conv_integer(drehzahl); -- Konvertierung
.
.
.

Fehlermeldung: "Type integer is not an array type and cannot be 
indexed."

Aber sämtliche beispiele im intnernet funktionieren so.
Wo ist also der Fehler?

[danny w. (weisti)]

problem gelöst.

ich musste noch die ieee.std_logic_unsigned.all einbinden

wenn ich allerding die simulation starte hat dez_dz den wert 0.

kann sich da einer ein reim drauf machen?

[Mustafa (Gast)]

danny w. schrieb:
> wenn ich allerding die simulation starte hat dez_dz den wert 0.

Dein Stück code is nur ein haufen von Deklarationen.

kann leider keiner erraten was im process so abläuft ohne den gesamten 
code gesehen zu haben.

Mus.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

danny w. schrieb:
> ich musste noch die ieee.std_logic_unsigned.all einbinden
Hättest du doch besser gleich die numeric_std genommen.

> wenn ich allerding die simulation starte hat dez_dz den wert 0.
> kann sich da einer ein reim drauf machen?
Ja.
danny w. schrieb:
> variable dez_dz : integer := conv_integer(drehzahl); -- Konvertierung
Teil das doch besser mal so auf:

  process(drehzahl) -- wenn sich drehzahl ändert, wird teiler verhätlnis über for-schleife neu berechnet
  variable dez_dz : integer; -- Deklaration
  begin
     dez_dz := conv_integer(drehzahl); -- Konvertierung
     :
  end process;

Du sollltest dir eines zwingend vergegenwärtigen:
Das ist NICHT C, was du hier "programmierst"!
Sondern es ist VHDL, mit der du eine Hardware beschreibst.
Die Unterschiede sind wesentlich größer als du denkst. Die 
Gemeinsamkeiten sind bestenfalls bei einzelnen Sprachelementen (wie 
for, while...). Das Verhalten dieser Sprachelemente ist KOMPLETT 
anders!


> hi kurze frage:
Warum schon wieder ein neuer Thread?
Haben dir die Antworten im alten 
Beitrag "vhdl: signalinitialisierung funktioniert nicht" nicht gefallen?
Oder hast du die Antworten gar nicht gelesen?