Pads im Cadence RTL Compiler

[hans (Gast)]

Benutzt zufällig jemand den Cadence RTL Compiler zur Synthese und kann 
mir sagen, wie man Pads einfügt? Nachträglich in der Netzliste 
rumschreiben erscheint mit irgendwie nicht richtig und die Doku ist in 
dem Punkt etwas undurchsichtig.

Ich arbeite mit Version 9.20 und benutzte die 90nm Bibliothek von TSMC. 
Meine Input Pads sind PDIDGZ_33 und die Outputs PDO24CDG_33. Bei 
Synopsys gibt es wohl sowas wie 'set_port_as_pad ...', leider finde ich 
dazu kein äquivalenten Befehl.

Danke!

[wosnet (Gast)]

Hallo!

Bei uns wird auf die top-Zelle dafür noch eine padtop-Zelle aufgesetzt, 
welche Instanzen der IO-Zellen (Pads und Corners) enthält. Die bekommen 
alle Instanznamen mit _pad_i hintendran und werden bei der Synthese dem 
Namen nach auf "dont_touch" gesetzt (und damit vom Tool nicht 
verändert).

[hans (Gast)]

Ok, das werde ich morgen mal testen. Danke für die schnelle Antwort!

[hans (Gast)]

wosnet schrieb:
> Hallo!
>
> Bei uns wird auf die top-Zelle dafür noch eine padtop-Zelle aufgesetzt,
> welche Instanzen der IO-Zellen (Pads und Corners) enthält. Die bekommen
> alle Instanznamen mit _pad_i hintendran und werden bei der Synthese dem
> Namen nach auf "dont_touch" gesetzt (und damit vom Tool nicht
> verändert).

funktioniert genau wie ich es haben wollte! :-) DANKE!

Hab um mein Toplevel-Modul ein Wrapper mit den PDIDGZ_33 und PDO24CDG_33 
Pads gesetzt und in den Synthese-Constraints beide Bauteile auf 
donttouch gesetzt:

set_dont_touch PDIDGZ_33
set_dont_touch PDO24CDG_33

Im SoC Encounter habe ich jetzt auch eine Verbindung zwischen Pads und 
Standardzellen (die vorher gefehlt hat). Jetzt weiß ich allerdings nicht 
genau, ob zB. das setLoad-Constraint noch benötigt wird. Vorher hatte 
ich ja nur mein Toplevel und hab mir die Werte aus den Datenblättern 
bzw. Bibs für die Pads geholt und habs damit anggeben:

set_driving_cell -cell PDIDGZ_33 [all_inputs]
set_load 0.0843 [all_outputs] # 0.0843 pF für PDO24CDG_33

Jetzt die dumme Frage: Fällt das jetzt weg, wenn die Pads im Design mit 
drinne sind?

[wosnet (Gast)]

Die eigentlichen Ports sind ja jetzt nach außen hin (aus dem padtop 
heraus) die Ein/Ausgänge der Padzellen (also quasi die Pads selbst). 
Diese constraints ergeben in meinen Augen dann Sinn, wenn man die Last 
außen am Chip schon kennt und angeben möchte (wobei es dann konkret 
keine driving cell mehr gibt).