Hat sich jemand bereits mit einem Direktvergleich der unterschiedlichen Resourcen bei FPGAs vor allem von unterschiedlichen Herstellern befasst? Die Slices-Struktur bei Xilinx z.B. führt dazu, dass ich 2 Resourcen-Limiter beachten muss, nämlich die Zahl der Slices selber und die FFs. Bei Vergleichen mit Altera-LEs kann daher nicht einfach 1:1 gerechnet werden, 2:1 stimmt aber wiederum auch nicht. LEs kommen gegenüber den CLBs auch mit anderer Funktionalität / LUT-Breite. Ähnlich verhält es sich bei den DSPs: Xilinx baut z.B. DSP48-Elementen mit integriertem Akku und Register-FFs, während Altera "nur" embedded Multiplier 9x9 / 18x18 anbietet. Bei einem Direktvergleich wäre dann auch noch die Geschwindigkeit wichtig, die nur erreicht werden kann, wenn vernüftig registriert wird. Da stelle ich mir oft die Frage, ob eine direktes Register hinter den DSPs das Wahre ist und ob nicht ein Register, das geometrisch zwischen den DSPs und der nächsten Stufe besser sein sollte.
Das ist doch beim Vergleich zwischen Computern unterschiedlicher Architektur - z.B. Intel I32 und Motorola M68000 - genau das Gleiche: Je nach zu bewältigender Aufgabe und (nicht zu vergessen!) Erfahrung des Entwicklers ist das eine Mal das eine FPGA / die eine CPU "besser", das andere Mal umgekehrt. Ich denke, daß der Gesamtaufwand für ein System sich mit dem Wechsel dieser Low-Level-Bauteile kaum ändert. Bernhard
E. M. schrieb: > Die Slices-Struktur bei Xilinx z.B. führt dazu, dass ich 2 > Resourcen-Limiter beachten muss, nämlich die Zahl der Slices selber und > die FFs. Weder das eine noch das andere ist letztlich beschränkend. Meist liegt das Problem darin, dass die übrigen FFs+LUTs nicht mehr verdrahtet werden können und deshalb das FPGA "zu klein" ist. Und die Verdrahtungsarchitektur und -strategie kannst du nicht vergleichen, du findest keine belastbaren Daten.
So kurz vor 2000 gab es mal einen Ansatz, dafür Mikrobenchmarks zu machen, hab den Namen aber schon wieder vergessen. Hat nur jeder Hersteller die Zahlen so gedreht, wie er sie gebraucht hat. Damit war dem System nur ein sehr kurzes Marketingleben beschieden...
Das einzige, waas verlässlich ist, ist das Synthetisieren von Zielapplikationen auf verschiedenen FPGAs und der direkte Vergleich. Dann bekommt man so langsam ein Gefühl. Für eine grobe Einschätzung reicht es meistens, die Resourcen in etwa abzuzählen. > DSP48-Elementen mit integriertem Akku und Register-FFs, > während Altera "nur" embedded Multiplier. Die paar Register-FlipFlops könnte man von den freien im konnkurrenten Chip abziehen. Bei den Luts kann einen Mittelweg gehen und den Vorteil zu 50% berücksichtigen: 6:5 (=1,2) wären denn 10% Vorteil.
http://www.wikifpga.com/index.php?title=Main_Page http://www.wikifpga.com/index.php?title=Performance_Analysis
Heinrich H. schrieb: > http://www.wikifpga.com/index.php?title=Performance_Analysis Dort kann ich insbesondere die Werte für den MachXO nicht nachvollziehen. Denn mit dem richtigen Design ist das Ding sauschnell...
Jetzt weiss ichs wieder, das waren die PREP Benchmarks. Google findet noch Überreste davon: http://www.cs.wustl.edu/~jain/cse567-08/ftp/fpga/#PREP_Benchmark_Suite Die eigentliche Website (www.prep.org) gibts schon gar nicht mehr.
Danke für die links! Das hilft mir schon mal weiter! Ein paar Effekte sind freilich seltsam. Schaut mal die FFT-Ergebnisse. Altera und Xilinx verhalten sich bezüglich LUTs und FFs gespiegelt: Die einen brauchen da mehr die anderen dort. Jemand eine Idee, warum?
Relativ simpel: distributed memory. Der braucht LUTs dafür fallen dann aber FF weg. Ist vor allem bei Cyclone <-> S3 ziemlich deutlich weil der C3 leider gar kein Distributed Ram kennt.
Seit wann kennt der Cyclone III keine distributed RAM mehr ?
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