FPGA Counter/Sinus/Auswertung

[Sven H. (germanone)]

Hallo, ich als Neuling melde mich mal wieder mit einer Frage:

Ich habe eine Schaltung, die mir Sinus und Cosinus durch eine 
Widerstandskette ausgibt. Gezählt wird auf einen XILINX Virtex-II-Pro 
mit intern 40/240 MHz. Die Zählersignale kommen von einem HF-Modul. Im 
Moment liegt mein Problem darin, eine vernünftige Auswertung 
hinzubekommen. Diw Wegstrecke die mit diesem System gemessen wird 
stimmt. Allerdings sehe ich in der Auswertung Probleme mit den 
32Bit-Signalen.

Die 32 Spuren werden ausgelesen, dahinter steckt ein 26Bit Counter. 
Vorher wird eine Richtungsbestimmung gemacht, und das ganze über eine 
Auswertung über Decoder wieder an die Echtszeitschnittstelle ausgegeben. 
Und hier muss irgendwo der Fehler sitzen. Wir bekommen Differenzen von 
ca. 18 nm obwohl unsere Auflösung in dem Fall 2,5 nm sind. Ich hab schon 
versucht eine Mittelung zu machen aber damit noch weniger Erfolg gehabt 
als ich mir erhofft habe. Ich poste mal den Code... wäre echt nett wenn 
jemand eine Idee hat und mir weiterhelfen könnte.

Gruß Sven

library ieee;

use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

use work.zlm2k4_pkg.all;

entity xj2bin32 is
  generic(
    delay:  time:=  1.0 ns);    -- Generic delay
  port (
    HCLK :  in std_logic;      -- High Clock,  240 MHz
    RESET :  in std_logic;      -- System Reset, high active, asynchron
    --
    Z :    in slv32;        -- Measurement interface
--    MASK :  in slv6;        -- Mask
    --
    X :    out slv32);
end xj2bin32;


architecture rtl of xj2bin32 is
  --
  -- component declaration
  --
  component udc26
    port (
    Q: OUT std_logic_VECTOR(25 downto 0);
    CLK: IN std_logic;
    UP: IN std_logic;
    CE: IN std_logic;
    ACLR: IN std_logic);
  end component;

  --
  -- Signal declaration
  --
  signal Z_Q :    std_logic_vector(Z'range);
  signal Z_QQ :    std_logic_vector(Z'range);
  signal Z_QQQ :    std_logic_vector(Z'range);
  signal Q :      slv26;            -- Output 26-bit-up/down counter
  signal O :      slv32;            -- Counter + decoder
  signal XLOW :    slv6;            -- Decoder output
  signal XZOUT:    slv32;

  signal CE :     std_logic;          -- Count Enable
  signal UP :       std_logic;          -- 1:UP, 0:DOWN
  
  signal C1 :      slv3;
  signal C2 :      slv3;

begin


  PSYNCZ:process(RESET,HCLK)
  begin
    if RESET = '1' then
      Z_Q <=    (Z'range => '0') after delay;
      Z_QQ <=    (Z'range => '0') after delay;
      Z_QQQ <=  (Z'range => '0') after delay;
    elsif rising_edge(HCLK) then
      Z_Q <=    Z after delay;
      Z_QQ <=    Z_Q after delay;
      Z_QQQ <=  Z_QQ after delay;
    end if;
  end process PSYNCZ;
  
  
  C1 <= Z_Q(0)  & Z_QQ(0)  & Z_Q(16) after delay;
  C2 <= Z_Q(16) & Z_QQ(16) & Z_Q(0) after delay;
  
  P100:process(RESET,HCLK)
  begin
    if RESET = '1' then
      CE <=  '0' after delay;
      UP <=  '0' after delay;
    elsif rising_edge(HCLK) then
      if    C1 = "100" then  
        UP <=  '1' after delay;
        CE <=  '1' after delay;
      elsif C2 = "101" then
        UP <=  '1' after delay;
        CE <=  '0' after delay;
      elsif C1 = "011" then
        UP <=  '1' after delay;
        CE <=  '0' after delay;
      elsif C2 = "010" then
        UP <=  '1' after delay;
        CE <=  '0' after delay;
      elsif C1 = "010" then
        UP <=  '0' after delay;
        CE <=  '1' after delay;
      elsif C2 = "100" then
        UP <=  '0' after delay;
        CE <=  '0' after delay;
      elsif C1 = "101" then
        UP <=  '0' after delay;
        CE <=  '0' after delay;
      elsif C2 = "011" then
        UP <=  '0' after delay;
        CE <=  '0' after delay;
      else
        CE <=  '0' after delay;
      end if;
    end if;
  end process P100;

  --
  -- 26 up/down counter
  --
  U1: udc26
    port map (
      Q =>   Q,
      CLK =>  HCLK,
      UP =>  UP,
      CE =>  CE,
      ACLR => RESET);

XLOW <=  convert4(Z_QQQ);
--  XZOUT(0) <= Z_QQQ(0);
--  XZOUT(1) <= Z_QQQ(1);
--  XZOUT(2) <= Z_QQQ(2);
--  XZOUT(3) <= Z_QQQ(3);
--  XZOUT(4) <= Z_QQQ(4);
--  XZOUT(5) <= Z_QQQ(5);
--  XZOUT(6) <= Z_QQQ(6);
--  XZOUT(7) <= Z_QQQ(7);
--  XZOUT(8) <= Z_QQQ(8);
--  XZOUT(9) <= Z_QQQ(9);
--  XZOUT(10) <= Z_QQQ(10);
--  XZOUT(11) <= Z_QQQ(11);
--  XZOUT(12) <= Z_QQQ(12);
--  XZOUT(13) <= Z_QQQ(13);
--  XZOUT(14) <= Z_QQQ(14);
--  XZOUT(15) <= Z_QQQ(15);
--  XZOUT(16) <= Z_QQQ(16);
--  XZOUT(17) <= Z_QQQ(17);
--  XZOUT(18) <= Z_QQQ(18);
--  XZOUT(19) <= Z_QQQ(19);
--  XZOUT(20) <= Z_QQQ(20);
--  XZOUT(21) <= Z_QQQ(21);
--  XZOUT(22) <= Z_QQQ(22);
--  XZOUT(23) <= Z_QQQ(23);
--  XZOUT(24) <= Z_QQQ(24);
--  XZOUT(25) <= Z_QQQ(25);
--  XZOUT(26) <= Z_QQQ(26);
--  XZOUT(27) <= Z_QQQ(27);
--  XZOUT(28) <= Z_QQQ(28);
--  XZOUT(29) <= Z_QQQ(29);
--  XZOUT(30) <= Z_QQQ(30);
--  XZOUT(31) <= Z_QQQ(31);

--  XZOUT <= bitclear(Z_QQQ);
--  XLOW(0) := '0';
--  XLOW(1) := '0';
--  XLOW(2) := '0';
--  XLOW(3) := '0';
--  XLOW(4) := '0';
--  XLOW(5) := '0';



  POUT:process(RESET,HCLK)
    variable O  : slv32;            -- Counter + decoder
    variable T  : slv6;
  begin
    if RESET = '1' then
      X <=  (X'range =>  '0') after delay;
    elsif rising_edge(HCLK) then
--      O :=  Q & XLOW;
--      T :=  MASK and O(5 downto 0);
--      X <=  O(31 downto 6) & T after delay;
--      X <=  Q & XLOW after delay;
--      X <= XZOUT after delay;

      X <= Q & XLOW after delay;



    end if;
  end process POUT;


end rtl;

Zum testen hab ich mir mal die SIN/COS (XZOUT) direkt ohne Decoder 
ausgegeben.

Hier noch der Quellen zum Decoder:

function convert4(I : slv32) return std_logic_vector is 
    variable temp : std_logic_vector(5 downto 0);
  begin
     temp(5) :=  not I(0);
     temp(4) :=  not(I(8) xor I(24));
     temp(3) :=  not(I(0) xor I(8) xor I(16) xor I(24));
     temp(2) :=  not(I(0) xor I(4) xor I(8) xor I(12) xor I(16) xor I(20) xor I(24) xor I(28));
     temp(1) :=  not(I(0) xor I(2) xor I(4) xor I(6) xor I(8) xor I(10) xor I(12) xor I(14) xor
            I(16) xor I(18) xor I(20) xor I(22) xor I(24) xor I(26) xor I(28) xor I(30));
     temp(0) :=      xnor_reduce( I);

    return temp;
  end function convert4;

Ich hab schon "viele" Möglichkeiten ausprobiert aber noch keine Passable 
Lösung gefunden. Würde mich echt freuen wenn mir jemand wirklich 
weiterhelfen könnte.

[Lattice User (Gast)]

Ich kenn mich zwar eher mit Lattice und Verilog aus, aber was willst du 
mit
"after delay" erreichen? Das ist nicht synthesierbar!

[Sven H. (germanone)]

Bitte entschuldigt... der code ist nicht von mir. Die ganze Sache kann 
ich auch so wie sie jetzt ist nur unter XILINX ISE 7.1 Als PROM 
erstellen. Habe es mit ISE 10.3 versucht aber da hat nix mehr hin. Habt 
ihr eine Lösung, wie ich es schnellstens besser machen kann?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Sven Herrmann schrieb:
> Habe es mit ISE 10.3 versucht aber da hat nix mehr hin.
Wei merkst du das? Was geht da nicht?

Lattice User schrieb:
> was willst du mit
> "after delay" erreichen? Das ist nicht synthesierbar!
Die legendären symbolischen Laufzeiten...
Die hatten wir schon im 
Beitrag "Re: Frage zu Pseudozufallsgenerator!?"

[Andi (chefdesigner)]

Die "afters" sollten eigentlich bei der Syn nicht stören. Aber bei der 
Simulation muss man genau aufpassen, was man tut. ModelSim vertut sich 
da scheinens manchmal ein wenig.