Altera: Verständnisfrage Clock Crossing Bridge

[Michael F. (mifi)]

Hallo zusammen,

gehen wir mal von einen Cyclone II NiosII Design aus.
Die PLLs des Cyclone II haben nur 3 Ausgänge, das FPGA
besitzt aber 4 PLLs.

Mit Hilfe der PLL wird ein Systemtakt (clk_sys) von 100MHz
(aus 50MHz) erzeugt. Da das Design SDRAM verwendet wird hier
zusätzlich noch ein clk_sdram erzeugt welcher gegenüber dem
clk_sys um -3ns verschoben ist (DE1 Board).

Weiterhin werden noch Peripheriebausteine verwendet mit z.B.
20MHz und 75MHz.

Für den Anschluss der Peripheriebausteine, wird so wich ich das
verstanden habe, eine Avalon-MM Clock Crossing Bridge benötigt.
Diese bekommt einmal den Systemtakt (clk_sys) und den Peripherietakt.

Für die beiden Bausteine werden also 2x die Clock Crossing Bridge
benötigt. Einen der Takte, 20MHz kann ich noch mit der vorhanden
PLL erzeugen. Aber wie erzeuge ich nun den 75MHz Takt?

Kann ich hier einfach eine zweite PLL verwenden, welche natürlich
auch mit den 50MHz betrieben wird, und damit die 75MHz generieren?

Müssen beide PLLs synchronisiert werden oder ist das egal?

Darf der Peripherietakt auch höher sein als der Systemtakt des NiosII?

Viele Grüße,
Michael

[user (Gast)]

Die Takte sind sowieso asynchron zueinander, und es muss eine 
einsynchonisation zwischen 20MHz und 75MHz stattfinden, somit kann man 
auch 2 verschiedene PLLs verwenden

[Michael F. (mifi)]

Hallo User,

ja die einsynchonisation macht doch hier die Clock Crossing
Bridge, so habe ich das verstanden. Oder würdest Du das anders
sehen?

Gruß,
Michael

[Johannes E. (cpt_nemo)]

Michael Fischer schrieb:
> Für den Anschluss der Peripheriebausteine, wird so wich ich das
> verstanden habe, eine Avalon-MM Clock Crossing Bridge benötigt.

So wie ich das verstanden habe, braucht man die Clock-Crossing-Bridge 
nicht zwingend, man kann auch ohne so eine Bridge unterschiedliche Takte 
verwenden. Die Synchronisation wird automatisch irgendwo gemacht.

Die Bridge verbesert aber die Zugriffsgeschwindigkeit bzw. trennt die 
beiden Takt-Domänen besser, so dass man insegesamt eine höhere 
Taktfrequenz verwenden kann.


Michael Fischer schrieb:
> Kann ich hier einfach eine zweite PLL verwenden, welche natürlich
> auch mit den 50MHz betrieben wird, und damit die 75MHz generieren?

Ja, das kann man problemlos so machen.