Simulation oder Synthese?

[dito (Gast)]

Hallo,

ich möchte gerne in VHDL ein Signal setzen. Für Simulation und Synthese 
soll aber jeweils ein anderer Wert gesetzt werden.

Geht das? Bzw. wie kann ich in VHDL herausfinden, ob ich mich gerade in 
der Simulation oder in der Synthese befinde?

MfG

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

dito schrieb:
> ich möchte gerne in VHDL ein Signal setzen. Für Simulation und Synthese
> soll aber jeweils ein anderer Wert gesetzt werden.
Warum?
Was willst du mit sowas denn eigentlich erreichen?

[Duke Scarring (Gast)]

Ich mache das, damit z.B. mein Softcore in der Simulation ein paar 
lange/langweilige Initialisierungen wegläßt und gleich in sein 
Testprogramm springt.

Genausogut, kann man damit einen UART schneller laufen lassen, damit man 
schneller was sieht:

    function simulation_active return std_ulogic is
        variable result : std_ulogic;
    begin
        result := '0';
        -- pragma translate_off
        result := '1';
        -- pragma translate_on
        return result;
    end function simulation_active;
    
    -- ...

    gpio.data_in(31)           <= simulation_active;

Duke

[Heinrich H. (Firma: Ich.AG) (hhanff)]

Wie Duke Scarring schon sagt.
Hier zum Bsp. die I2C Baudrate in der Simu beschleunigen:

  constant TCM8230MD_I2C_BAUD : natural := 400000
-- synthesis translate_off
                                           *10
-- synthesis translate_on
;

Auch schön:

Zuerst die Konstante SIMULATION deklarieren:

  --! This constant provides a means to differ between simulation and synthesis.
  --! When simulation is active, the constant SIMULATION is TRUE. During
  --! synthesis, SIMULATION is FALSE.
  constant SIMULATION : boolean := false
-- synthesis translate_off
                                   or true
-- synthesis translate_on
;

Nun einen Typ für ein Array mit 2 std_logic_vector(7 downto 0) Elementen 
anlegen:

  type     config_reg3_array is array (0 to 1) of std_logic_vector(7 downto 0);

Und nun eine Konstante dieses Typs erzeugen, die in Element 0 die Werte 
für die Synthese, und in Element 1 die Werte für die Simulation entrhält

  constant REG_3_ARRAY : config_reg3_array :=
    (0           =>
     (
       CM        => CM_BLACKWHITE,
       --PICFMT    => PICFMT_RGB,
       PICFMT    => PICFMT_YUV,
       PICSIZ    => PICSIZ_VGA,
       --PICSIZ    => PICSIZ_QCIF_f,       
       DATAHZ    => DATAHZ_OUT,
       DATAOUTSW => DATASW_ON
       ),
     1           =>
     (
       --CM        => CM_COLOR,
       CM        => CM_BLACKWHITE,
       --PICFMT    => PICFMT_RGB,
       PICFMT    => PICFMT_YUV,
       --PICSIZ    => PICSIZ_SUBQCIF_z,
       PICSIZ    => PICSIZ_SIMULATION,
       DATAHZ    => DATAHZ_OUT,
       DATAOUTSW => DATASW_ON
       ));

Eine Funktion übernimmt die Wandlung von boolean nach integer.

  function to_integer_f (constant bool : boolean) return integer;

  -- Converts a boolean value to an integer.
  function to_integer_f (constant bool : boolean) return integer is
  begin
    case bool is
      when true =>
        return 1;
      when others =>
        return 0;
    end case;
    return 0;
  end;

... und zuallerletzt wird, in Abhängigkeit von SIMULATION = true/false, 
automatisch eine Konstante initialisiert:

  -- Choose the appropiate setting, depending on SIMULATION = true/false
  constant REG_3 : config_reg3_t := REG_3_ARRAY(to_integer_f(SIMULATION));

[Klaus (Gast)]

Noch schöner gehts mit VHDL 2008: Da kann man mit den so genannten 
"Hierarchical names" aus der Testbench heraus direkt die entsprechenden 
Signale in seinem Design überschreiben. Dadurch hat man keinen 
Simulationscode im eigentlichen Design, sondern kann alles 
zusammengefasst in die Testbench schreiben.

[Heinrich H. (Firma: Ich.AG) (hhanff)]

Klaus schrieb:
> Noch schöner gehts mit VHDL 2008: Da kann man mit den so genannten
> "Hierarchical names" aus der Testbench heraus direkt die entsprechenden
> Signale in seinem Design überschreiben. Dadurch hat man keinen
> Simulationscode im eigentlichen Design, sondern kann alles
> zusammengefasst in die Testbench schreiben.
Ich erkenne den Zusammenhang mit der Frage nicht...

[dito (Gast)]

Danke Leute! Ich werde das so machen wie Duke Scarring. Genau das habe 
ich gesucht.

[Klaus (Gast)]

Heinrich H. schrieb:
> Ich erkenne den Zusammenhang mit der Frage nicht...

Das ist schade für dich, ändert aber nicht an der Korrektheit meiner 
Antwort ;-)

Also nochmal anders formuliert: Es ging darum eine Variable (oder 
Signal, oder was auch immer) in der Simulation mit einem anderen Wert zu 
versehen, also bei der Synthese. Dazu kann man den Synthese-Wert ganz 
normal ins Design schreiben. Für die Simulation wird dieser Wert einfach 
aus der Testbench heraus mit einem anderen Wert überschrieben. Dies ist 
unter VHDL 2008 möglich, da man über hierarchische Signalnamen direkt 
auf Signale untergeordneter Module zugreifen kann, obwohl die Signal auf 
der oberen Ebene eigentlich gar nicht sichtbar wären. Und man kann nicht 
nur einfach lesend drauf zugreifen, man kann den Wert des Signal 
überschreiben.

[Klaus (Gast)]

Mist, Korrektur:

Klaus schrieb:
> in der Simulation mit einem anderen Wert zu
> versehen, als bei der Synthese

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

>> Dadurch hat man keinen Simulationscode im eigentlichen Design,
>> sondern kann alles zusammengefasst in die Testbench schreiben.
> Ich erkenne den Zusammenhang mit der Frage nicht...
Naja, die Originalaufgabe war ja:
>>>> Für Simulation und Synthese soll aber jeweils ein anderer Wert
>>>> gesetzt werden.
Wenn in der Synthese ein Signal statisch anders gesetzt wird, dann wird 
das (hoffentlich) irgendwie rausoptimiert. Und deshalb ist es in jedem 
Fall der bessere Weg, die Beschriebung für die Synthese "korrekt und 
konsistent" zu halten, und irgendwelche Simulationstricks "aussen rum" 
zu basteln.

EDIT: zu spät... ;-)

[dito (Gast)]

Lothar Miller schrieb:
> Wenn in der Synthese ein Signal statisch anders gesetzt wird, dann wird
> das (hoffentlich) irgendwie rausoptimiert. Und deshalb ist es in jedem
> Fall der bessere Weg, die Beschriebung für die Synthese "korrekt und
> konsistent" zu halten, und irgendwelche Simulationstricks "aussen rum"
> zu basteln.

Genau das war auch meine Absicht... ;-)

[berndl (Gast)]

mich wundert, dass noch niemand GENERICS im Toplevel und darunter 
erwaehnt hat...
Einfach in der TB die GENERICS anders setzen und gut ists

[Christian R. (supachris)]

Echt mal, einfach einen Generic. Du kannst bei XST sogar gleich den Wert 
der Generics mit angeben. Wird ja auch beim MGT beispielsweise so 
gemacht, um die lange Init- und Reset-Sequenz für die Simulation 
abzukürzen.

[Duke Scarring (Gast)]

Wie man sieht, viele Wege führen nach Rom (oder Athen?).

Die reine Lehre den Simulationscode getrennt vom Synthesecode zu halten, 
habe ich auch einmal verfolgt. Aber spätestens bei einem komplexen 
Design, wo man sich mal ein paar Zwischenergebnisse in einer Datei 
mitloggen möchte (Filterausgang, Instruction o.ä.) will ich nicht mehr 
alles über's Toplevel nach draußen führen. Da werden dann Instanzen 
belästigt, die nix damit zu tun haben. Ich weiß, es gibt Lösungen dafür: 
Modelsim-Signalspy (fällt, aus, da proprietär) und die erwähnten 
deep-names in VHDL-2008 (noch relativ jung). Ein global-package wäre 
auch noch eine Variante, die aber auch nicht wirklich elegant ist.

Deshalb kommt ein Teil des Simulationscode mit in den Synthesecode und 
gut ist.

Schönes Wochenende!
Duke

[Heinrich H. (Firma: Ich.AG) (hhanff)]

Duke Scarring schrieb:
> Schönes Wochenende!
> Duke

Ebenso.

[dito (Gast)]

berndl schrieb:
> mich wundert, dass noch niemand GENERICS im Toplevel und darunter
> erwaehnt hat...

An Generics habe ich schon gedacht. Nur wollte ich diese nicht durch 
alle Hierachien des Designs (von TB zu betreffender Komponente), wenn 
ich es genauso mit einer Anweisung (wie Duke oben beschrieben lösen 
kann).

[René D. (Firma: www.dossmatik.de) (dose)]

dito schrieb:
> berndl schrieb:
>> mich wundert, dass noch niemand GENERICS im Toplevel und darunter
>> erwaehnt hat...
>
> An Generics habe ich schon gedacht. Nur wollte ich diese nicht durch
> alle Hierachien des Designs (von TB zu betreffender Komponente), wenn
> ich es genauso mit einer Anweisung (wie Duke oben beschrieben lösen
> kann).

Das ist eine Schwäche von VHDL. Bei größeren Designs von Vorteil, dass 
es kein Chaos gibt.

Ich hätte auch manchmal auch gerne ein paar Möglichkeiten, die in 
objektorientierten Programmiersprachen gibt.