Hallo Leute, ich lese mich gerade in VHDL mit dem Buch "VHDL - Synthese" von Reinhard und Schwarz ein. Hier ein Link zum Buch: http://books.google.de/books?id=BSeku8N6nrQC&pg=PA... Auf s. 54-56 wird ein Schieberegister beschrieben und das Syntheseergebnis gezeigt. Und genau bei diesem Syntheseergebnis versetehe ich etwas nicht. Im oberen linken Virtel des Schaltplanes, bei den undgattern: Dort wird ja das scheiben realisiert... Wieso führen die Ausgänge von diesen Gattern dahin, wo sie hinführen? Ich hätte eigentlich erwartet, dass die oberen beiden &-Gatter zu den unteren beiden or-Gatter und die unnteren & zu den oberen or. Verstehe ich etwas falsch, oder ist im Buch ein Fehler? Gruß, Yaro p.s. hab denselben post grad im forum µC und Elektronik gepostet und kann ihn nicht löschen, weil ich nicht angemeldet war, als ich ihn gepostet hatte... sorry
yaro schrieb: > Im oberen linken Virtel des Schaltplanes, bei den undgattern: > Dort wird ja das scheiben realisiert... Nein. Das schieben wird in den Flip-Flops (rechter Rand) realisiert. Der Rest ist quasi ein Multiplexer, der bestimmt, wie die neuen Daten entstehen (aus den FFs [einmal links, einmal rechts] oder aus dem DIN-Eingang). Das Bild scheint mir eine frühe Version vom Xilix-Schematic-View zu sein. Vielleicht guckst Du mal, was da die aktuelle Version drausmacht? Duke
Hallo Duke, ich kenn mich mit Xilings noch garnicht aus (außer mit dem Simulator) und möchte mich erstmal in VHDL einlesen, bevor ich mich in den Rest von Xilings einlese. Mit "das eigentliche Schieben" meine ich, dass dort die Ausgänge der Flipflops verschoben auf die Eingänge derselben gelegt werden und der rest mit nullen aufgefüllt wird. Mir erscheint aber die Anordnung, auf welche Eingänge die Ausgänge gelegt werden sonderbar. Wenn R_L z.B. = ist, hätte ich erwartet, dass die Ausgänge der unteren beiden Flipflops auf die Eingänge der oberen beiden Flipflops gerichtet würden. In diesem Fall aber wird der Ausgang des untersten Flipflops auf den Eingang des obersten und der Ausgang des zweituntersten gelang als 0 auf den untersten. Ich hoffe ich hab mich da jetzt nicht verhaspelt... Gruß, Yaro
Yaro schrieb: > Wenn R_L z.B. = ist, hätte ich erwartet, dass die Ausgänge der unteren > beiden Flipflops auf die Eingänge der oberen beiden Flipflops gerichtet > würden. In diesem Fall aber wird der Ausgang des untersten Flipflops auf > den Eingang des obersten und der Ausgang des zweituntersten gelang als 0 > auf den untersten. Du weißt doch in dieser Darstellung gar nicht, welches Bit in welchem Flip-Flop gespeichert ist. Wenn Du die Xilinx-Software schon installiert hast, dann schau Dir das doch mal an (RTL-View). Da kannst Du dann mit dem Mauszeiger über die Leitungen fahren und siehst die entsprechenden Bits. Außerdem ist die Schiebeweite 2 Bit, was eher ungewöhnlich ist. Ich würde mir für so ein popli^Weinfaches Schieberegister auch keine eigene Entity schreiben. Duke
> In diesem Fall aber wird der Ausgang des untersten Flipflops auf > den Eingang des obersten und der Ausgang des zweituntersten gelang > als 0 auf den untersten. Weil die Netze in dem Bild keine Namen tragen kannst du auch nicht sicher feststellen, welches Netz mit welchem Flipflop verbunden ist. Die Reihenfolge 0..3 existiert nur in deinem Kopf! EDIT: Zweiter... ;-) Duke Scarring schrieb: > Ich würde mir für so ein popli^Weinfaches Schieberegister auch > keine eigene Entity schreiben. Das ist auch nur wieder so eine akademische Aufgabe, wo ein möglichst generisches Bauteil möglichst frei konfigurierbar dargestellt werden soll. Die Idee dahinter ist nämlich eine (Zitat):
1 | -- Variable Multiplikation oder Division mit Potenzen von 2
|
Ach so ist das... dann ist alles klar. Ich dachte, dass bei diesen Bussleitungen halt diese Ordnung besteht, wenn sie nicht beschriftet sind. Danke für die Hilfe! Gruß, Yaro
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