Adress-Daten Latch Ansteuerung mit VHDL

[Raya N. (rayan)]

Hallo Zusammen,

wegen Mangel an Pin auf mein FPGA habe ich erfahren dass ich mit Latch 
problemlos weitermachen kann.
beigefügt ist das entprechende Blockdiagramm FPGA-Latch-SRAM zu finden.
Nur habe ich keine Ahnung wie ich mit dem VHDL Code so was ansteuern 
soll.

Ih wäre dankbar für Hinweise oder sogar Piece of Code damit ich den 
richtigen Weg nehme.

Grüße

[Hans (Gast)]

Ich kann in deiner Skizze keinen Pin-Mangel erkennen. Alle Pin links
finde ich auch wieder rechts! Also was genau ist der Sinn und Zweck des
Latch-Bausteines?

[René D. (Firma: www.dossmatik.de) (dose)]

Hans schrieb:
> Ich kann in deiner Skizze keinen Pin-Mangel erkennen. Alle Pin links
> finde ich auch wieder rechts! Also was genau ist der Sinn und Zweck des
> Latch-Bausteines?

Auf der einen Seite sind es Adress/Daten auf einen Pin.

Der Latch kann den Signal zustand halten. Und das sind die Adressdaten.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Raya Ngi schrieb:
> Nur habe ich keine Ahnung wie ich mit dem VHDL Code so was ansteuern
> soll.
Ich habe keine Ahnung von deinem System und was du da wie anschliessen 
willst. Was ist eigentlich das Problem?

Hans schrieb:
> Also was genau ist der Sinn und Zweck des Latch-Bausteines?
Es geht offenbar um das Demultiplexen eine gemultiplexten AD-Busses. Das 
wurde bei den 8049/8051 schon so gemacht...

[Raya N. (rayan)]

Nochmal habe ich das Blokdiagram mit deutlichen Kennzeiche für FPGA und 
SRAM:

Daraus lässt sich feststellen dass A0-A7= D0-D7 also gleichen Bus 
benuzen sollen.

Bitte schaue dir nochmal das zweite Bild an.

[ich (Gast)]

Du musst eine statemachine implementieren die die Signale in der 
richtigen Reihenfolge auf deine Ausgänge schaltet.

Ev. hilft dir das:
http://ece320web.groups.et.byu.net/labs/Lab-SRAMController/SRAM_controller.html

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Raya Ngi schrieb:
> Nochmal habe ich das Blokdiagram mit deutlichen Kennzeiche für FPGA und
> SRAM:
Ja, dann ist das doch einfach: du bauchst einen bidirektionalen 
Adress-Datenbus, auf dem eine FSM die Zustände "Adresse ausgeben", 
"Latch Enable" und "Daten lesen/schreiben" umschaltet. Sieh dir einfach 
mal an, wie der 8051 das macht. In dessen Datenblatt ist auch das Timing 
zu finden.

Übrigens: warum muß hier so ein veraltetes Design nachgebaut und der 
Datenbus mit dem Adressbus gemultiplext werden? Könntest du nicht 
einfach den Adressbus multiplexen (Bild)?

[Raya N. (rayan)]

Vielen Dank für eueren Beitrag!

Eigentlich Das endgultiges Projekt sieht wie beigefügt aus. Nur wollte 
ich schon das Grundprinzip mit dem AdressDate Latch verstehen.

Nun zu meinem Projekt wo es um eine Gemeinsamenutzung der Datenbus 
zwischen SRAM-INPUT-OUTPUT-LED.

Wie viel Zustände habe ich da?
Wieviel Signale sollten zur sensitivliste gehören?

weinige Erfahrung habe ich zur FSM

Grüße

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Raya Ngi schrieb:
> Nun zu meinem Projekt wo es um eine Gemeinsamenutzung der Datenbus
> zwischen SRAM-INPUT-OUTPUT-LED.
Du brauchst da nur die Latch-Signale.

> Wie viel Zustände habe ich da?
Drei, wenn du zustandgesteuert arbeitest:
1. Daten anlegen
2. Latch-Impuls erzeugen
3. Latch-Impuls deaktivieren
Ich würde da auch keine zustandsgesteuerten Latches nehmen (wie z.B. den 
74573), sondern flankengesteuerte Latches (besserer Name: D-Flipflops, 
z.B. 74574) verwenden. Dann reichen zwei Zustände:
1. Daten anlegen
2. Latch-Impuls erzeugen

> Wieviel Signale sollten zur sensitivliste gehören?
Diese Frage ist hier fehl am Platz.
Das ist wie wenn du fragst: wieviele Schrauben brauche ich für ein Auto?

[Raya N. (rayan)]

Hallo zusammen,

Weiterhin soll ich einen GPIOMEM Controller für Completion PCIe 
Transaction entwerfen.
Auf diesem Grund soll ich die Timing Specifikation berücksichtigen.
Nun lautet meine Fragen :

1) Braucht man überhaupt ein Decoder bei einer PCIe Transaction da aller 
Register Satz in BAR0/1/2 (Altera PCIe Compiler) sich befindet?

2) Gibt es eine Warteschlange bei mehrere Paketsendung? wie wird es 
kontrolliert? von PCIe Compiler

2) Wird eine Quittung zu ATOM Processor zuruckgeschick um zu informieren 
Aha  bin ich fertig oder soll ich ein Signal Ready vorsehen?

Auf Rückmeldungen würde ich mich darüber freuen.

Grüße

[Hans (Gast)]

Dafür dasss du anscheinend noch nicht soviel Erfahrung hast, mutest du 
dir mit PCIe schon sehr viel zu. Soll denn am Ende tatsächlich etwas 
Funktionierendes dabei herauskommen oder ist es lediglich eine 
Konzept-Studie? Wenn es eine Diplomarbeit ist, wäre ich sehr vorsichtig 
...