Frage zu Timing forcasts der Synthese

[JBB (Gast)]

Ich bin gerade etwas verwirrt ob der timing Ausgaben der Synthese:

   Minimum period: 4.823ns (Maximum Frequency: 207.344MHz)
   Minimum input arrival time before clock: 6.404ns
   Maximum output required time after clock: 7.745ns
   Maximum combinational path delay: 9.269ns

Wieso kann das Design angeblich mit 200 MHz laufen, wenn die 
Kombinatorik unten mit fast 10ns angegeben ist?

Habe ich etwas übersehen oder Wesentliches der digitalen 
Schaltungstechnik nicht verstanden?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

JBB schrieb:
> Wieso kann das Design angeblich mit 200 MHz laufen, wenn die
> Kombinatorik unten mit fast 10ns angegeben ist?
Hast du einen Pfad, der ohne Takt vom Eingang zum Ausgang geht?
Bei einem ordentlichen synchronen Design steht da nämlich:

 Maximum combinational path delay: No path found

Du könnstest aber einfach mal die statische Timinganalyse ansehen, und 
überprüfen, woher die Meldung kommt...

[JBB (Gast)]

Ja, das war es -
habe jetzt alles über register, nunr sinkt die Frequenz sogar auf 
erschreckende 43 MHz :-(

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

JBB schrieb:
> sinkt die Frequenz sogar auf erschreckende 43 MHz :-(
War zu erwarten...

Was hast du da für Monsterlogik drin?

[Hans (Gast)]

>Habe ich etwas übersehen oder Wesentliches der digitalen
>Schaltungstechnik nicht verstanden?

Eher 2.

[Stefan W. (wswbln)]

...vielleicht nicht so schlimm (2.), aber es lohnt sich für den OP 
sicher, sich mal das Konzept der Pipelinings anzusehen...

;-)

[Hannes (Gast)]

JBB schrieb:
> Maximum combinational path delay: 9.269ns

Was ist denn das genau, im Vergleich zur "period"?

Bislang fand ich immer eine geringere Zahl und die Periode gab die 
Frequenz an.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Hannes schrieb:
> Was ist denn das genau, im Vergleich zur "period"?
Das betrifft Pfade, die ohne Register kombinatorisch durchs FPGA 
durchgehen. Die würde ich mir auf jeden Fall nochmal genauer ansehen...