Resize funktioniert nicht

[Michael K. (manhunt)]

Hallo

Ich habe folgenden Resize probiert nur leider funktioniert er nicht und 
ich habe keine Idee was ich falsch machen:

my_logic_vector <= std_logic_vector(resize(unsigned(x"434A"), my_logic_vector'length));

Fehlermeldung "Expression has ambiguous type" ich vermute es liegt am 
unsigned(x"434A") habe jedoch keine idee wie ich es sonst schreiben 
könnte.

lg Michael

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Probiers so:

my_logic_vector <= std_logic_vector(resize(unsigned'(x"434A"), my_logic_vector'length));

Stichwort: Qualifier

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Hier mal eine Aufstellung, was geht und was nicht:

signal slv  :  std_logic_vector (15 downto 0);
signal uv   :  unsigned (15 downto 0);


slv <= std_logic_vector(resize(x"1234", slv'length));
--> Expression in type conversion to std_logic_vector has 2 possible definitions in this scope, for example, SIGNED and UNSIGNED.

slv <= std_logic_vector(unsigned'(resize(x"1234", slv'length)));
--> ok, das Ergebnis von resize ist ein unsigned Vektor

slv <= std_logic_vector(resize(unsigned(x"1234"), slv'length));
--> Expression in type conversion to unsigned has 7 possible definitions in this scope, for example, std_ulogic_vector and std_logic_vector.

slv <= std_logic_vector(resize(unsigned'(x"1234"), slv'length));
--> ok, die Konstante x"1234" ist ein unsigned Wert

uv <= resize(unsigned(x"1234"), uv'length);
--> Expression in type conversion to unsigned has 7 possible definitions in this scope, for example, std_ulogic_vector and std_logic_vector.

uv <= resize(unsigned'(x"434A"), uv'length);
--> ok, die Konstante x"1234" ist ein unsigned Wert

uv <= resize(x"434A", uv'length);
--> ok, der Typ von uv wird für resize verwendet

[Matthias (Gast)]

Müsste man auch so schreiben können:

my_logic_vector <= std_logic_vector(to_unsigned(16#434A#, my_logic_vector'length));

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Richtig: Bis zu einer Vektorlänge von 31 Bit geht das.

[Matthias (Gast)]

QuestaSim kompiliert mir das auch für einen 58 Bit Vektor (für die 
Simulation hab ich hier grad keine Zeit) und ich sehe nicht, warum das 
nicht mit beliebigen Vektrogrößen gehen soll. Ich hab noch den 
pedantic-switch dazu getan, da stört sich der Questa an zwei anderen 
Dingen aber diese Zuweisung geht durch.

Warum sollte es denn nicht gehen?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Matthias schrieb:
> QuestaSim kompiliert mir das auch für einen 58 Bit Vektor
Was genau?
> ich sehe nicht, warum das nicht mit beliebigen Vektrogrößen gehen soll.
VHDL verlangt für Integer mindestens 32 Bit. Ganz dumm wäre jetzt, wenn 
der Simulator längere Integer (z.B. 64Bit) kann als der Synthesizer 
(z.B. 32Bit)...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Xilinx ISE13.2:

  signal int : integer := 16#80000000#;
:
:
  slv <= std_logic_vector(to_unsigned(16#87654321#, slv'length));

-->

  The integer value of 16#80000000# is greater than integer'high.
  The integer value of 16#87654321# is greater than integer'high.

[Michael K. (Gast)]

Danke für die schnelle Hilfe!

Habs leider erst jetzt testen können, funktioniert danke nochmal 
vorallem für die Aufstellung.

lg Michael

[Matthias (Gast)]

@Lothar: Sorry, hatte das Thema aus den Augen verloren, aber so gesehen 
klar. Danke für die Erklärung!