Shift von 9 Bit Vektoren

[guest (Gast)]

Tag auch,

ich wüsste gerne wo in dem Minimalbeispiel das Problem liegt. Die 
Synthese beim Shift mit dem 3 Feld breitem Array funktioniert, beim 2 
Feld Array bekommen ich jedoch die Fehlermeldung "Size of concat 
operation is different than size of the target." (ISE 13.1)

Habe ich da etwas übersehen oder spinnt das Synthesetool?

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;


entity top_level is
  port(  clk        : in std_logic;
      rst        : in std_logic;
      data_in      : in std_logic_vector(8 downto 0);
      result      : out std_logic_vector(8 downto 0)  
  );
end top_level;

architecture rtl of top_level is
  
  subtype  std_9bit is std_logic_vector(8 downto 0);
    type vec_9bit_2Felder is array(0 to 1) of std_9bit;
  type vec_9bit_3Felder is array(0 to 2) of std_9bit;
  
  signal sig_error  : vec_9bit_2Felder;  
  signal sig_ok    : vec_9bit_3Felder;

begin

  p1 : process(clk)
  begin
    if(rising_edge(clk)) then
      if(rst = '1') then
        sig_error <= (others => "000000000");
        sig_ok <= (others => "000000000");
      else        
        sig_error <= data_in & sig_error(0); --// funktioniert nicht mit 2 Feldern
        --sig_ok <= data_in & sig_ok(0 to 1);  --// funktioniert mit 3 Feldern.. Wieso?
      end if;
    end if;
  end process;

  result <= sig_error(1);
  --result <= sig_ok(2);

end rtl;

[Duke Scarring (Gast)]

guest schrieb:
> sig_error <= data_in & sig_error(0);

Wenn man die Datentypen aufdröselt steht da:
vec_9bit_2Felder <= std_logic_vector(8 downto 0) & std_9bit;

Bei der Verknüpfung (&) entsteht dann ein 18 Bit breiter Vektor.

Vielleicht willst Du ja eher sowas:

sig_error <= ( 0 => data_in,
               1 => sig_error(0));

Duke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Probier das mit dem neuen Parser mal aus:
http://www.lothar-miller.de/s9y/archives/79-use_new_parser-YES.html
Der kann mit Arrays wesentlich besser umgehen.. ;-)

[guest (Gast)]

> Bei der Verknüpfung (&) entsteht dann ein 18 Bit breiter Vektor

Das ist ja auch ok, die zwei 9 Bit Vektoren (sig_error(0) und data_in) 
werden konkateniert und im 18 Bit Vektor sig_error abgelegt. So 
zumindest
das gewünschte Verhalten.

So läuft es ja auch bei sig_ok, nur das dort ein 27 Bit Vektor (sig_ok) 
durch das Konkatenieren von data_in & sig_ok(0 to 1) beschrieben wird.

Das Vorgehen ist bei beiden Vektoren das gleiche nur mit dem Ergebnis, 
dass es bei 3 Feldern synthetisiert wird, bei 2 Feldern ein Fehler 
kommt.

> sig_error <= ( 0 => data_in,
>                1 => sig_error(0));

So habe ich das als alternative dann auch beschrieben
sig_error(0) <= data_in;
sig_error(1) <= sig_error_(0);

Aber warum da nun in Abhängigkeit von der Feldgröße ein Fehler kommt 
geht mir nicht in den Kopf.

[guest (Gast)]

> Probier das mit dem neuen Parser mal aus:
> http://www.lothar-miller.de/s9y/archives/79-use_ne...
> Der kann mit Arrays wesentlich besser umgehen.. ;-)

Danke, werd es gleich mal ausprobieren.

[guest (Gast)]

> Probier das mit dem neuen Parser mal aus:
> http://www.lothar-miller.de/s9y/archives/79-use_ne...
> Der kann mit Arrays wesentlich besser umgehen.. ;-)

Nu läuft es. Gibt es irgendwelche bekannten Nachteile bei der Nutzung 
von dem Parser?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

guest schrieb:
> Gibt es irgendwelche bekannten Nachteile bei der Nutzung von dem Parser?
Ich nehme den jetzt immer, und mir ist nichts aufgefallen.

[Duke Scarring (Gast)]

guest schrieb:
> Nu läuft es. Gibt es irgendwelche bekannten Nachteile bei der Nutzung
> von dem Parser?
Der einzige Nachteil dürfte der fehlende Support durch Xilinx sein.
Ansonsten ist mir bisher auch noch nichts negatives aufgefallen.

Duke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

guest schrieb:
> Gibt es irgendwelche bekannten Nachteile bei der Nutzung von dem Parser?
Doch, eines war da noch: der TCL-Script zur automatischen Erzeugung 
einer Testbench hat diesen Parameter noch nicht. Deshalb wird bei "Add 
New File --> Testbench" noch der Fehler angezeigt. Der TB-Rahmen wird 
aber trotzdem korrekt angelegt...