Verilog Case: In jedem Block alle Signale zuweisen

[Matthias N. (nippey)]

Hi,

ich benutze Verilog 2001 und wurde gerade darauf hingewiesen, dass ich 
bei einem sequentiellen Statement doch bitte in jedem case-Block alle 
Signale zuweise, auch die, die ich nicht benutze.

(Einfaches/Blödes) Beispiel:

reg a,b,c;
always @(posedge clk or negedge reset_n) begin
  if (!reset_n) begin
    a <= 0;
    b <= 0;
    c <= 0;
  end else begin
    case(bla)
      2'b00: a <= b;
      2'b01: b <= c;
      2'b10: c <= a;
      default:;
    endcase
  end
end

Hier soll ich jetzt jedes Mal schreiben (Beispiel anhand des ersten 
Blocks)

a <= b;
b <= b;
c <= c;

Wozu soll das gut sein, außer dass es den Code aufbläht?

[Vanilla (Gast)]

Matthias N. schrieb:
> Hi,
>
> ich benutze Verilog 2001 und wurde gerade darauf hingewiesen, dass ich
> bei einem sequentiellen Statement doch bitte in jedem case-Block alle
> Signale zuweise, auch die, die ich nicht benutze.

Gegenfrage: Wer hat dich hingewiesen?

Gruss Vanilla

[Matthias N. (nippey)]

Mein Betreuer, der nach eigener Aussage seit Jahren keine tiefer 
gehenden Erfahrungen mit Verilog hat ;)

[Marcus H. (mharnisch)]

Matthias N. schrieb:
> ich benutze Verilog 2001 und wurde gerade darauf hingewiesen, dass ich
> bei einem sequentiellen Statement doch bitte in jedem case-Block alle
> Signale zuweise, auch die, die ich nicht benutze.

Dein Betreuer hat das vielleicht mit einem kombinatorischen block 
verwechselt. Dort dient es der Vermeidung ungewollter Latches.

--
Marcus

[Vanilla (Gast)]

Marcus Harnisch schrieb:

> Dein Betreuer hat das vielleicht mit einem kombinatorischen block
> verwechselt. Dort dient es der Vermeidung ungewollter Latches.

Jepp, das ist auch meine Vermutung.
Latches in "kombinatorischen" Blocks sind gern gemachte Anfaengerfehler 
(und nicht nur von dehnen...).
Defaultzuweisungen getakteten dagegen eher im Bereich "paranoia mode on" 
zusammenzufassen... (von wenigen Ausnahmen in denen es durchaus Sinn 
macht mal ausgenommen)

Noch ein Hinweis, wenn Du keinen asynchronen Reset(s) brauchst, dann 
beschreibe auch keine.
Heutige FPGAs, Designtools sind nicht darauf getrimmt und der arglose 
Benutzer (FPGA Einsteiger) von den moeglichen Problemen schon gleich gar 
nicht...

Gruss

Vanilla

[Matthias N. (nippey)]

Schon einmal vielen Dank!

Mit asynchronem Reset ist vermutlich folgende Zeile gemeint?

always @(posedge clk or negedge reset_n) begin

Also kann ich bei der heutigen Technik einfach so arbeiten

always @(posedge clk) begin
  if (!reset_n) begin
    a <= 0;
    b <= 0;
    c <= 0;
  end else begin
    [...]

[Duke Scarring (Gast)]

Genau so.
Wenn Dein Reset aus einer asynchronen Quelle (z.B. einem Taster) stammt. 
Solltest Du ihn vor der Verwendung richtig einsynchronisieren (über 2 
FFs).

Duke