Xilinx und seine speed grades

[JBB (Gast)]

Folgendes Testergebnis:

Kombinatorische Verzögerung bei einem Design beträgt

speed grade "-2" : 43.2 ns
speed grade "-3" : 34.5 ns
speed grade "-4" : 34.5 ns

2x getestet! Warum liefert der speed grade 4 dasselbe Ergebnis?

[abc (Gast)]

Wenn du kein Timing angibst oder beides im Rahmen liegt, warum sollte 
sich der Router abmühen den -4er schneller zu bekommen?

Ansonsten kannst du aber auch einfach Pech haben und der Durchlauf mit 
dem -4er ist per Zufall schlecht geworden.

Eine Differenz von 20-30% nach minimalen Änderungen (=Zufall des 
Routers) ist bei den aktuellen Xilinx Tools völlig normal.


Kuck dir doch einfach die Pfade vom Timing Report an und schau ob es die 
gleichen sind und gleiche Verzögerungen beinhalten.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

JBB schrieb:
> 2x getestet!
Gemessen oder wie?

> Warum liefert der speed grade 4 dasselbe Ergebnis?
Was hast du von ihm VERLANGT (in den Timing Constraints)?

[JBB (Gast)]

Wenn man einen schnelleren Chip nimmt, müsste der Zeitbedarf für die 
Kombinatorik doch sinken. Dies ist von 2 auf 3 ja auch der Fall - ganz 
ohne Constraints.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

JBB schrieb:
> müsste der Zeitbedarf für die Kombinatorik doch sinken.
Müsste, hätte, wäre, sollte, dürfte...
Ich liebe den Konunktiv... ;-)

Wenn du der Toolchain nichts VORSCHREIBST (Constraints vergibst), dann 
darf die machen, was sie will.

Lothar Miller schrieb:
> JBB schrieb:
>> 2x getestet!
> Gemessen oder wie?
Sollte heißen: woher hast du diese Zahlen? Vom Synthesizer?
Dann ist das nicht mehr, als eine schriftliche Absichtserklärung...

[Hannes (Gast)]

Die Zeiten, die der Synthesizer ausgibt, kommen ja irgendwo her. Er 
nutzt dazu die statischen Verögerungen, wie sie modellhaft hinterlegt 
sind. Kann sein, dass der speed grade 4 der aktuellen ISE noch nicht 
geläufig ist.

Beim Xilinx stimmt ja so einiges nicht.

Beispiel RAM: Man baut ein RAM mit Breiten, die der Synthesizer nicht 
kann, weil es sie nicht gibt. Trozdem hat der Coregen die Kombi 
vorgegeben und ermöglicht.

Wer freiwillig Xilinx nutzt, ist selber Schuld,

[W.S. (Gast)]

Hannes schrieb:
> Wer freiwillig Xilinx nutzt, ist selber Schuld

Ach ja?

Hast du was Besseres?
Immerhin hat Xilinx etwas, das sonst keiner hat: ne freie Toolchain.

W.S.

[Georg A. (georga)]

> Kann sein, dass der speed grade 4 der aktuellen ISE noch nicht
> geläufig ist.

Dann gibts einen Fehler...

> Beispiel RAM: Man baut ein RAM mit Breiten, die der Synthesizer nicht
> kann, weil es sie nicht gibt. Trozdem hat der Coregen die Kombi
> vorgegeben und ermöglicht.

Bitte mal konkrete Werte... Sowas könnte evtl. passieren, wenn man im 
Coregen den FPGA-Typ falsch eingestellt hat. Coregen weiss selbst 
nämlich schon genau, welche BRAMs die Zielarchitektur hat...

[Marius W. (mw1987)]

W.S. schrieb:
> Immerhin hat Xilinx etwas, das sonst keiner hat: ne freie Toolchain.

Auch Altera und soweit ich weiß Lattice haben eine freie Toolchain. 
Jeder sollte sich die Entwicklungsumgebung und den FPGA suchen, mit dem 
er am besten klar kommt.

MfG
Marius

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Hannes schrieb:
> Beispiel RAM: Man baut ein RAM mit Breiten, die der Synthesizer nicht
> kann, weil es sie nicht gibt.
Zeig das doch mal an einem Beispiel...

Ich als Synthesizer würde bei einem 13 Bit breiten RAM einfach ein paar 
Datenleitungen nicht anschließen...

[Hannes (Gast)]

W.S. schrieb:
> Hannes schrieb:
>
>> Wer freiwillig Xilinx nutzt, ist selber Schuld
> Ach ja?

Ja. Doku mangelhaft, Beispiele nicht funktionsfähig, Support lustlos - 
ich habe da so meine Erfahrungen gemacht.

Xilinx ist in vielen Dingen einfach immer eine Spur ungenauer, als 
Mitbewerber. Monopolistenverhalten eben.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Hannes schrieb:
> ich habe da so meine Erfahrungen gemacht.
Aber du teilst sie uns nicht mit?

Lothar Miller schrieb:
> Hannes schrieb:
>> Beispiel RAM: Man baut ein RAM mit Breiten, die der Synthesizer nicht
>> kann, weil es sie nicht gibt.
> Zeig das doch mal an einem Beispiel...

Georg A. schrieb:
>> Beispiel RAM: Man baut ein RAM mit Breiten, die der Synthesizer nicht
>> kann, weil es sie nicht gibt. Trozdem hat der Coregen die Kombi
>> vorgegeben und ermöglicht.
> Bitte mal konkrete Werte...

Weil da nichts kommt, hier mal ein Konterbeispiel:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity RAM is
    Port ( diA : in  STD_LOGIC_VECTOR (26 downto 0);
           doA : out STD_LOGIC_VECTOR (26 downto 0);
           diB : in  STD_LOGIC_VECTOR (37 downto 1);
           doB : out STD_LOGIC_VECTOR (37 downto 1);
           clk : in  STD_LOGIC);
end RAM;

architecture Behavioral of RAM is
   signal idxAw : unsigned (6 downto 0) := (others=>'0'); 
   signal idxAr : unsigned (6 downto 0) := (2=>'1',others=>'0'); 
   type Ram32x27 is array (0 to 127) of std_logic_vector (26 downto 0); 
   signal RamA : Ram32x27 := (others=>(others=>'0'));
   
   signal idxBw : integer range 0 to 7777 := 55; 
   signal idxBr : integer range 0 to 7777 := 0; 
   type Ram7778x37 is array (0 to 7777) of std_logic_vector (37 downto 1); 
   signal RamB : Ram7778x37 := (others=>(others=>'0'));
begin
   process begin
      wait until rising_edge(clk);
      idxAw <= idxAw+1;
      idxAr <= idxAr+1;
      if (idxBr/=7777) then  idxBr <= idxBr+1;
      else                   idxBr <= 0;
      end if;
      if (idxBw/=7777) then  idxBw <= idxBw+1;
      else                   idxBw <= 0;
      end if;
   end process;

   process begin
      wait until rising_edge(clk);
      RamA(to_integer(idxAw)) <= diA;
      RamB(idxBw) <= diB;
   end process;
      
   process begin
      wait until rising_edge(clk);
      doA <= RamA(to_integer(idxAr));
      doB <= RamB(idxBr);
   end process;

end Behavioral;

Daraus macht der Synthesizer:

# RAMs                                                 : 2
 128x27-bit dual-port block RAM                        : 1
 7778x37-bit dual-port block RAM                       : 1
# Counters                                             : 4
 13-bit up counter                                     : 2
 7-bit up counter                                      : 2

Und  braucht dafür:

Selected Device : 3s1400anfgg484-5 
 Number of BRAMs:                        20  out of     32    62%

[JBB (Gast)]

ist ja nett, nur was was die RAM-Synthesesache eigens mit der 
Fragestellung nach den speeds zu tun?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

JBB schrieb:
> ist ja nett, nur was was die RAM-Synthesesache eigens mit der
> Fragestellung nach den speeds zu tun?
Naja, wenn von dir keine Antwort kommt ...
> Lothar Miller schrieb:
>> JBB schrieb:
>>> 2x getestet!
>> Gemessen oder wie?
> Sollte heißen: woher hast du diese Zahlen? Vom Synthesizer?
... und Hannes irgendwelche Behautptungen in die Luft setzt, was soll 
man da tun?