Hallo zusammen, ich habe in der Uni eine Einführung zu Verilog HDL gehört und ackere mich gerade durch die Prüfungsbögen. Wir haben viel verschiedene Abstraktionsebenen kennen gelernt: Behavioral, Data Flow (continuous?) Assignment, Gate Level und Switch Level. Ich soll nun einen Volladdierer beschreiben in Verilog ("using structural Verilog") vermute das es auf Gate Level ist!?! Liege ich da richtig? Danke!
Johann schrieb: > Ich soll nun einen Volladdierer beschreiben in Verilog ("using > structural Verilog") > vermute das es auf Gate Level ist!?! Liege ich da richtig? Normalerweise versteht man unter structural HDL eine Beschreibungsform in der Module entweder Verhalten oder Struktur (Hierarchie, Verdrahtung) definieren, aber nicht beides durcheinander. -- Marcus
Eine richtige Definition habe ich nicht parat, aber unter "structural" verstehe ich RTL und Gate/Switch-Level. "behavioral" wäre dann z.B. was mit einer Schleife etc.
Man nennt ein Modell in Verilog dann "structural", wenn es ausschließlich aus den Strukturelementen der Schaltungstechnik zusammengesetzt ist, alsda wären: - Schalttransistoren - Widerstände (und in gewissem Maße auch Kapazitäten) - logische Gatter wie and, or, ... Mehr gibt's nicht. Auf deine Aufgabe bezogen ist deine Annahme also richtig. Grüße, Harald
@harald: wenn ich das also richtig sehe hieße dies das man entweder mit einem grafischen System und den vom Programmiersystem vorgegebenen strukturellen Elementen wie AND/OR/FFs als Symbole arbeitet, oder man im Source nur diese vorgegebenen Elemente referenziert ? Anders ausgedrückt: man muß bei structural VHDL/Verilog wie ein Elektroniker die digitale Schaltung per Software 1 zu 1 nachbauen. Gruß Hagen
Hallo, danke fuer eure Antworten ... Ich frag morgen noch mal nach, was der allwissende Prof. mein :-) Dank euch auf jedenfall (habe es jetzt erst mal aus Gatterbausteinen aufgebaut).
Hagen Re schrieb: > structural VHDL/Verilog Ist das nicht nur ein akademisches Kunstgebilde, das in dieser hehren hochreinen Form in der Praxis nicht existiert? Wofür habe ich denn eine Hochsprache, wenn ich damit meine Schaltung bis hinunter auf Gatter- oder gar Transistorebene nur mit einer Netzliste beschreibe?
Meiner Einschätzung nach hat man seinerzeit in Verilog die strukturelle Beschreibung nicht primär dazu erfunden, um eine Schaltung von einem Menschen modellieren zu lassen. Vielmehr ist diese Art der Beschreibung gut dazu geeignet, einen real existierenden (oder gerade in der Entwicklung befindlichen) Schaltkreis rückwärts aus den Layoutdaten zu modellieren und somit einer "gate-level oder nierdriger"-Simulation zugänglich zu machen. Harald
Lothar Miller schrieb: > Hagen Re schrieb: >> structural VHDL/Verilog > Ist das nicht nur ein akademisches Kunstgebilde, das in dieser hehren > hochreinen Form in der Praxis nicht existiert? > Wofür habe ich denn eine Hochsprache, wenn ich damit meine Schaltung bis > hinunter auf Gatter- oder gar Transistorebene nur mit einer Netzliste > beschreibe? Ich kenne diesen Begriff nicht und deswegen ja meine nachgesetzte Frage deren Antwort mir das aufklären sollte ;) Ich finde Haralds Erklärungen aber einleuchtend. Deine Kommentare würde ich auch unterschreiben da ich nie vorhatte "strukturell" mit VHDL/Verilog zu programmieren, wozu auch wenn die Synthesetolls heute die boolsche Algebra viel besser optimieren können als ich das je könnte ? Als "Rückschritt"/"Kunstgebilde" würde ich diese strukturelle "Programmierung" aber nicht zwangsläufig betrachten. Zb. für die Ausbildung denke ich wäre es schon wichtig entweder ein Design im Nachhinhein dessen erzeugte Gatterstruktur zu analysieren, was ich heutzutage immer noch von Zeit zu Zeit nutze um zu sehen was hinten raus kommt aus der Maschine. Meine Erfahrungen sind aber dergestalt das ich den heutigen Maschinen/Synthesetolls vertrauen kann. Oder eben beim Neudesign von Schaltungen als Lehrmittel, auch da könnte ich mir diese Vorgehensweise als sinnvoll vorstellen. Praktisch brauchen oder benutzen denke ich würde man es aber nicht da unnötig mit den heutigen Tools. Gruß hagen
Thread beobachten
Seitenaufteilung abschaltenBitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.