Problem mit Verbindung von 2 FlipFlops

[transcend (Gast)]

Hallo Forummitglieder;

Ich bin noch ein Anfänger in VHDL, und habe folgendes Problem:

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;

entity ioctrl is
  port
  (
    pb_i : in std_logic_vector (1 downto 0):=(others => '0');
    reset : in std_logic:= '0';
    clock : in std_logic := '0';
    ctreset_synch : out std_logic_vector(1 downto 0):=(others => '0')
  );
end ioctrl;

architecture sim of ioctrl is

component d_ff_2bit is
  port
  (
    d_i : in std_logic_vector (1 downto 0);
    r_i : in std_logic;
    clk_i : in std_logic;
    q_o : out std_logic_vector (1 downto 0)
  );
end component;

signal reset_all : std_logic:= '0';
signal clk_50 : std_logic:= '0';
signal d_ff_2_carry : std_logic_vector (1 downto 0):=(others => '0');

begin
  dff_2_bit_1 : d_ff_2bit
  port map
    (
      r_i  => reset_all,
      clk_i => clk_50,
      d_i => pb_i,
      q_o => d_ff_2_carry
    );
  
  dff_2_bit_2 : d_ff_2bit
  port map
    (
      r_i  => reset_all,
      clk_i => clk_50,
      d_i => d_ff_2_carry,
      q_o => ctreset_synch
    );
end sim;

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;

entity d_ff_2bit is
  port
  (
    d_i : in std_logic_vector (1 downto 0);
    r_i : in std_logic;
    clk_i : in std_logic := '0';
    q_o : out std_logic_vector (1 downto 0)
  );
end d_ff_2bit;

-- Beschreibung der Funktion:

architecture rtl of d_ff_2bit is
  begin
    p_d_ff : process (clk_i)
    begin
      if(r_i = '1') then
        q_o <= (others => '0');
      elsif(clk_i 'event and clk_i = '1') then
        q_o <= d_i;
      end if;
    end process p_d_ff;
end rtl;

Warum hat der ctreset und die Zwischensignale UU als Ausgang?
Beim Kompellieren tritt eh kein Fehler auf, aber die FFs scheinen nicht 
miteinander verbunden zu sein.
Der Ausgang des 1 FFs kommt iwie nicht in den Eingang des 2 FFs rein.

Ich bin für jede Hilfe sehr dankbar.

[mifi (Gast)]

Hallo,

kann es sein das hier der Takt fehlt?

ioctl hat als Takt das Signal clock. Bei den beiden FF
wird aber ein Signal clk_50 verwendet, was immer auf 0 liegt.

Anmerkung, für die Simulation fehlt Dir beim d_ff_2bit das
r_i Signal in der Sensitivitätsliste, kann das sein?

Gruß,
mifi

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

transcend schrieb:
> Der Ausgang des 1 FFs kommt iwie nicht in den Eingang des 2 FFs rein.
Wei stellst du das fest?

transcend schrieb:
> Warum hat der ctreset und die Zwischensignale UU als Ausgang?
Zeig doch mal. Wie sieht deine Testbench aus?

mifi schrieb:
> Anmerkung, für die Simulation fehlt Dir beim d_ff_2bit das
> r_i Signal in der Sensitivitätsliste, kann das sein?
DasSignal fehlt, aber das ist hier nicht das Problem. Es sieht einfach 
nur so aus, als ob hier ein synchroner Reset verbaut wäre, weil der 
Prozess nur bei einem Taktwechsel neu berechnet wird...  :-o

[transcend (Gast)]

Lothar Miller schrieb:
> Zeig doch mal. Wie sieht deine Testbench aus?

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;

entity tb_ioctrl is
end tb_ioctrl;

architecture sim of tb_ioctrl is

component ioctrl is
  port
  (
    pb_i : in std_logic_vector (1 downto 0):=(others => '0');
    sw_i : in std_logic_vector (2 downto 0):=(others => '0');
    reset : in std_logic:= '0';
    clock : in std_logic := '0';
    ct_instructions : out std_logic_vector(2 downto 0):=(others => '0');
    ctreset_synch : out std_logic_vector(1 downto 0):=(others => '0')
  );
end component;

signal pb_i_tb : std_logic_vector (1 downto 0):=(others => '0');
signal sw_i_tb : std_logic_vector (2 downto 0):=(others => '0');
signal reset_tb : std_logic:='0';
signal clock_tb : std_logic :='0';
signal ct_instructions_tb : std_logic_vector(2 downto 0):=(others => '0');
signal ctreset_synch_tb : std_logic_vector(1 downto 0):=(others => '0');

begin
  hallo : ioctrl
  port map
  (
    pb_i => pb_i_tb,
    sw_i => sw_i_tb,
    reset => reset_tb,
    clock => clock_tb,
    ct_instructions => ct_instructions_tb,
    ctreset_synch => ctreset_synch_tb
  );
  
  p_clk : process
    begin
      clock_tb <= not clock_tb;
      wait for 10 ns;
  end process p_clk;
  
  p_logic0 : process
  begin
    pb_i_tb <= "11";
    sw_i_tb <= "110";
    reset_tb <= '0';
    wait for 100 ns;
    
    pb_i_tb <= "00";
    sw_i_tb <= "001";
    reset_tb <= '0';
    wait for 100 ns;
  end process p_logic0;
end sim;

Danke für die Antworten:).

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Diese 3 VHDL-Dateien passen nicht zusammen.
Ich bekomme die Fehler:

Line 97: Formal port <sw_i> does not exist in entity <ioctrl>.  
Line 100: Formal port <ct_instructions> does not exist in entity <ioctrl>.

Ok, dann behebe ich das mal....

Und tatsächlich: keine Änderung am Ausgang. Suspekt.
Was liefert die Synthese? Der RTL-Plan zeigt: Ausgänge hart auf 0 
verdrahtet. Da geht doch irgendwas mit dem Takt nicht richtig zu...

Kurz: ich reduziere das Problem mal auf das allernötigste. Dann kommst 
du sicher selber drauf, was da passiert:

entity ioctrl is
  port
  ( ...    
    clock : in std_logic := '0';
    ...
  );
end ioctrl;

:
:

signal clk_50 : std_logic:= '0';

:
:
  dff_2_bit_1 : d_ff_2bit
  port map
    ( ...      
      clk_i => clk_50,
      ...

Das zweite Problem lauert dann dort:

entity ioctrl is
  port
  ( ...
    reset : in std_logic:= '0';
:
:

signal reset_all : std_logic:= '0';

:
:
  dff_2_bit_1 : d_ff_2bit
  port map
    (
      r_i  => reset_all,

Fazit: am besten nennst du deinen Takt und deinen Reset (wenn du schon 
einen verwendest) immer gleich. Dann kann sowas nicht passieren...

BTW:
Es ist sinnlos, Eingangssignale vorzubelegen:

 
    pb_i : in std_logic_vector (1 downto 0):=(others => '0');

Wie sollte denn das in der realen Hardware funktionieren?
Fazit: Simulation passt nicht zur Hardware, Simulation falsch.