Ich habe 2 Fragen zu Layern... 1. Wieviele Layer sind in der Industrie üblich und maximal im Einsatz? Ich lese da viel von 48 bis 64 Schichten. Aber wozu braucht man diese Layer? Die Anzahl der Bauteile ist doch eh begrenzt auf der Oberfläche? 2. Hat jemand mal ein Beispielbild oder Anwendung da wo viele Layer genutzt werden? Gerne auch nen PCB Layout. Ich weiß das Handys bis zu 16 Schichten haben. Aber selbst das finde ich schon extrem krass.
André R. schrieb: > Die Anzahl der Bauteile ist doch eh begrenzt auf der Oberfläche? Mitlerweile versucht man, Bauteile zwischen die einzelnen Layer zu plazieren. Dann ist Schluss mit der Reparatur einer Platine.
Peer Seh schrieb: > Dann ist Schluss mit der Reparatur einer Platine. Ist es eh schon, weil einzelne SMD-Pads keine weitere Lötung überleben, vor allem wenn einige Pads gar keine Leitungen haben. Dokupads halten noch am besten/längsten.
André R. schrieb: > Die Anzahl der Bauteile ist doch eh begrenzt auf der Oberfläche? Schon richtig, aber schau dir mal an wie viele Pins z.B. BGA-Chips teilweise auf kleinster Fläche haben.
Bauteile in der Platine verschwenden imho Platz. wenn ich in eine 1,5mm dicke Platine mit sagen wir 8 Lagen (der Einfachheit gleichmäßig verteilt) habe und das Bauteil dann nur 0.5mm Dick ist dann muss ich mindestens in 3 Lagen um das Bauteil einen Bogen machen. Am platzsparendsten sind sog. SBU Aufbauten. Man hat die beiden Außenlagen zur Platzierung und geht direkt im Pad auf die darunter liegende Lage. Von dort gehts dann schnellstmöglich über eine vergrabene Bohrung in den Kern (bei noch komplexeren Aufbauten in die Kerne) so kann man unglaublich viel Leitungslänge auf extrem wenig Raum unterbringen. Allerdings ist diese Art der Platine sehr teuer, da sie technologisch dem Hersteller einiges abverlangt. und natürlich ergibt das nur Sinn, wenn man nicht nur mit 1206-er Bauteilen arbeitet. 0402 sollte dann die Regel sein, 0603 (und größer) die Ausnahme. Wenns der Hersteller und Bestücker schafft kann man auch auf 0201 gehen, aber da wirds dann schon wieder schwierig ein Sackloch ins Pad zu bekommen. bei 0402 geht ein 150µm Lasersackloch prima rein. Mit etwas Anstrengung sogar 2. das ist aber schon grenzwertig. Die Sacklöcher sollten allerdings mit Kupfer aufgefüllt sein um eine Plane Padoberfläche zu erhalten. Andernfalls kann es beim Löten zu "Sprengeffekten" kommen wenn die Luft in den Löchern beim Löten plötzlich ausgast und das Zinn wegbläst. p.s. mein größter Aufbau war ein 12 Lagen Board mit 1-10-1 SBU Aufbau. in der Firma waren es 14 Lagen auf 2 Kerne verteilt (1-6-6-1).
Angehängte Dateien:
-
omap.png
39 KB -
IMG_5699_s.jpg
69 KB
André R. schrieb: > > 1. Wieviele Layer sind in der Industrie üblich...? Soviele wie nötig und so wenig wie möglich. Das kostet alles Geld und kein Kunde zahlt freiwillig mehr. > 2. Hat jemand mal ein Beispielbild oder Anwendung da wo viele Layer > genutzt werden? Ich habe für eine Platine u.a. mit einem OMAP (BGA mit 0,4mm pitch) nach Rücksprache mit mehreren PCB-Herstellern 6 Lagen verwendet, wobei der Abstand zwischen den beiden jeweiligen Außenlagen mit 100µm gewählt wurde. Auf diese Weise war es möglich die LP in einem Durchgang zu verpressen und dann zwischen diesen Außenlagen Laser-Vias (z.T in den Pads und beim Aufkupfern für die Durchkontaktierungen aufgefüllt) zu verwenden. Das begrenzte den Aufpreis auf (je nach Stückzahl) recht erträgliche ca. 20-30%.
Hallo, das findet seine sinnvolle Grenze in der Dicke der LP. 50 mal 35µ Kupfer sind ja allein schon mehr als die üblichen 1,6mm. Mit einer ausreichenden Isolation dazwischen ergeben sich so etwa 4..5mm, dickere LP werden kaum eingesetzt. Etwas anders ist das bei Keramik-Multilayern, wie sie IBM als Basis für Grossrechner-CPUs eingesetzt hat - die hatten bis zu 512 Lagen, wobei Vias von jeder zu jeder Lage möglich waren. DAS ist dann wirklich mal ein interessanter CAD-Job. Zu beachten ist auch, dass bei HiSpeed-Systemen, z.B. Backplanes, jede 2. Lage GND ist, ein ML16 hat also höchstens 8 Lagen für Leitungen. Gruss Reinhard
Zorg schrieb: >> 48 bis 64 Schichten > > Backplanes und highspeed+*hochstrom* Hochstrom geht mit Dickkupfer einher, nicht mit vielen Lagen. Bei 210µm Kupfer ist selbst ein 8-Lagen-Aufbau schon im Bereich von 3mm anzusiedeln, über 420µm reden wir am Besten gar nicht. Mit ausreichender Entwärmung (Kupfer-Inlay oder Al-Träger) landet man schnell bei 8-10mm. Die üblichen Hochstrom-Anwendungen sind in der Regel 4-lagig bei 420µm Kupfer. Hochlagige Aufbauten machen insbesondere bei enormer Packungsdichte Sinn. Sind auf einer LP mehrere FPGAs mit ~1000 Netzen, dann wirds in 16 Lagen schon spannend. Als realistisches Maximum kann man trotzdem 20 Lagen annehmen. Damit kann man nahezu jede Anwendung erschlagen. Die LP-Hersteller pranzen natürlich auch immer ein wenig damit, wie gut sie ihre Prozesse beherrschen. Getreu dem Motto "Größer, schneller, weiter" kommen dann auch mal 64 Lagen dabei raus. @Reinhard: Bei hochlagigen LP werden nur auf der Außenlage 35µm Kupfer aufgebracht, die Innenlagen liegen üblicherweise bei 17µm. Das ändert natürlich nichts daran, dass die LP-Dicke der begrenzende Faktor ist.
moin moin ich kopier mal einen kleinen text über eine e10k (das war so um 1997) From engineering viewpoint this computer is a crown jewel. From one document published by engineers of StarFire we can read: "The net density utilization is nearly 100%. Approximately 95% of the nets were routed by hand. There are 14,000 nets, approximately two miles of wire etch, and 43,000 holes.". This info was about centerboard which connects systemboards. You may also compare it to Cray Cyber 860 backplane in different technology. Centerboard has 28 (!) layers of PCB. This is because of busless architecture. StarFire Centerboard allows direct point-to-point between any systemboards. Systemboard itself is has "only" 24 layers and weights 14kg (30 pounds). Not surprising that just Centerboard has price tag of $480,000 and every systemboard costs $58,000.
@Frank: Gut OK "hochstrom" war vielleicht etwas übertrieben ich meinte die typischen Versorgungen für mehrere Virtexe oder Stratixe auf einer Platine also zusätzlich zu den ganzen Impedanzmodulen. Da gehen ja auch schon einige 10 Ampere drüber bei den niedrigen Core Spannungen... Da hat man ja scheinbar auch gerne mehrere Kapazitätslagen... jedenfalls hab ich da schonmal irgendwo nen Beispiel mit nem 24 Lager gesehen wo 8 Lagen (oder mehr weiss nicht mehr) direkt nur für die Versorgung reserviert waren. Das man für >100A dann Dickkupfer nimmt und das meist nicht auf derselben Platte ist, ist klar ;-)
Zorg schrieb: > Da hat man ja scheinbar auch gerne mehrere Kapazitätslagen... jedenfalls > hab ich da schonmal irgendwo nen Beispiel mit nem 24 Lager gesehen wo 8 > Lagen (oder mehr weiss nicht mehr) direkt nur für die Versorgung > reserviert waren. Könnte die Leiterplatte 2010 (Forschungsprojekt von ILFA) gewesen sein, auf der werkelt afaik ein Virtex. Das Prinzip wird gerade von ILFA auf die Spitze getrieben (absorptives Stromversorgungssystem --> googlen). Insofern hast du recht, wenn man auf Abblock-Kondensatoren verzichten möchte, dann sind ein paar Versorgungslagen mehr auch nicht verkehrt. Aber bis zum ML64 ist da immernoch viel Platz.
Thread beobachten
Seitenaufteilung abschaltenBitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.