[F] Virtex-6 Layout: notwendige Powerplanes?

[asd (Gast)]

Hallo,

ich lese mich gerade in FPGAs ein, weil ich in nächster Zeit ein Layout 
für einen (vermutlich) Virtex-6  machen werde. Der braucht 1V Core, 
1,2-2,5V für I/O, dann noch 2,5V für Aux (was ist aux? nur die JTAG?)
Core und I/O Spannung werden wohl auf jeden Fall eine eigene Plane 
bekommen, für Aux und die Fuse Spannung ist das hoffentlich nicht 
notwendig? Reichen da Abblock-Cs?
Unter die Signallagen auf TOP und BOT kommt auf jeden Fall eine GND 
Lage, die beiden Powerplanes dann in die inneren Innenlagen. Muss 
zwischen die beiden Planes mit Core und I/O Spannung noch eine GND-Lage 
oder können die direkt nebeneinander liegen?
Einen Referenz-Lagenaufbau für den FPGA hab ich in den pdfs bisher nicht 
gefunden, gibts sowas?

Vielen Dank,

[Bürovorsteher (Gast)]

> Einen Referenz-Lagenaufbau für den FPGA hab ich in den pdfs bisher nicht
> gefunden, gibts sowas?

Garantiert. Im Moment habe ich nur die XAPP 489 (Spartan 3E) zur Hand.
Da kannst du schon mal mit dem Lesen anfangen.

[sk (Gast)]

asd schrieb:
> Hallo,
>
> ich lese mich gerade in FPGAs ein, weil ich in nächster Zeit ein Layout
> für einen (vermutlich) Virtex-6  machen werde. Der braucht 1V Core,
> 1,2-2,5V für I/O, dann noch 2,5V für Aux (was ist aux? nur die JTAG?)
> Core und I/O Spannung werden wohl auf jeden Fall eine eigene Plane
> bekommen, für Aux und die Fuse Spannung ist das hoffentlich nicht
> notwendig? Reichen da Abblock-Cs?

Vccaux und die I/O Spannung kannst du zusammenschalten, wenn deine I/O 
mit 2.5V laufen. Zum Decoupling gibt es Guidelines im UG373.

> Unter die Signallagen auf TOP und BOT kommt auf jeden Fall eine GND
> Lage, die beiden Powerplanes dann in die inneren Innenlagen. Muss
> zwischen die beiden Planes mit Core und I/O Spannung noch eine GND-Lage
> oder können die direkt nebeneinander liegen?

Zwischen den beiden Powerplanes brauchst du keine GND Plane.

> Einen Referenz-Lagenaufbau für den FPGA hab ich in den pdfs bisher nicht
> gefunden, gibts sowas?

Das haengt auch viel von deinem Einsatzgebiet ab. Beim groessten 
Package, wenn du alle I/Os benutzt, brauchst du halt wesentlich mehr 
Lagen als beim kleinsten Package. Als Beispiel kannst du dir aber mal 
die Referenzdesigns anschauen (z.B. ML605).
Je nach Package und Menge an Signalen wirst du bei deinem Lagenaufbau 
auch Probleme bekommen, alle Leitungen aus dem FPGA zu bekommen. Wenn 
ich mich richtig erinnere, sind alle Virtex6 nur als BGA mit 1mm Pitch 
verfuegbar.
Wenn du GTX oder GTH benutzen willst, musst du auch noch wesentlich mehr 
beachten...

[asd (Gast)]

Ich sehe schon, das hängt auch viel von den Details wie Package oder 
Anzahl der benutzen Pins ab. Ich hab das Layout des ML605 Virtex-6 
Boards gefunden, das werd ich mir die Tage mal näher ansehen.
Vielen Dank für die Hinweise.

[Duke Scarring (Gast)]

sk schrieb:
> Zum Decoupling gibt es Guidelines im UG373.
Desweiteren enthält UG365 u.a. die Pin-Outs für die Virtex-6.

Duke

[Hogo F. (Firma: Bailout Inc.) (atze_vom_bau)]

...alle ML??? Entwicklungsboards von Xilinx haben ein offenes Layout 
(Allegro Files + PDF). Das kannst Du runterladen, wenn du bei Xilinx 
regisiriert bist. Super Referenz!

Greetz!