Umsetzung LowPass Filter C in vhdl

[Thomas S. (tstoll)]

Hallo -
ich habe hier einen C-Code eines LowPass Filters, und wüßte gerne wie 
man so einen Code in VHDL umsetzt.. Clock Frequency = 32kHz
Wäre um jeden Hinweis dankbar.
Grüße

unsigned long LPF2(unsigned char voltf, char smpl)
//====================================================================== 
===
{
static unsigned long ACC0=0, ACC1=0, ACC2=0, OUT=0;

    ACC0+=voltf;

    if (smpl) {
      ACC1+=(ACC0*16-OUT);

      ACC2+=(ACC1/32);
      OUT = ACC2/16;

      ACC2-=OUT;
      OUT = ACC2/16;
      ACC0=0;
    }
    return(OUT);
}

[Wolfang L. (Gast)]

Sieht irgendwie nach einem HP zweiter Ordnung aus. Im Prinzip kannst du 
das in VHDL genau so hinschreiben, da keine divider benötigt werden.

[Thomas S. (tstoll)]

Hallo Wolfgang -

hier habe ich mal angefangen, weiss aber nicht wie ich die C-Funktion 
umsetzen soll. Jeglicher input willkommen.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;


entity lp2 is
port(
clk     : in std_logic;
smpl     : in std_logic;
voltf    : in integer;
output  : out integer :=0)
end lp2;

architecture t1 of lp2 is

begin

  process(clk) is
    variable ACC0 : integer_vector(0 to 5) := (others => 0);
    variable ACC1 : integer_vector(0 to 5) := (others => 0);
    variable ACC2 : integer_vector(0 to 5) := (others => 0);
  begin -- process
    if rising_edge(clk) then -- rising clock edge
     if smpl = '1' then
      ??
      ??
      ??
     else
      output <= output;
     end if;
    end if;
  end process;

end t1;

[Duke Scarring (Gast)]

Thomas Stoll schrieb:
> use IEEE.STD_LOGIC_ARITH.ALL;
> use IEEE.STD_LOGIC_UNSIGNED.ALL;
NEIN, nicht für neue Designs. Besser:

use ieee.numeric_std.all;

Für nähere Informationen bitte die Forumssuche benutzen.

  signal ACC0 : integer := 0;
  signal ACC2 : integer := 0;
  signal temp : integer := 0;

  process(clk) is
  begin -- process
    if rising_edge(clk) then -- rising clock edge

    ACC0 = ACC0 + voltf;

      if smpl = '1' then
        ACC1 <= ACC1 + (ACC0 * 16 - temp);
        ACC2 <= ACC2 + (ACC1 / 32);
        ACC2 <= ACC2 - (ACC2 / 16);
        temp <= ACC2 / 16;
        ACC0 <= 0;
      end if;

    OUT <= temp;

    end if;
  end process;

Ob das tut mußt Du mal schauen (simulieren), Dein Quellcode läßt sich 
so, wie er ist nicht direkt in Hardware umsetzen.

BTW: Welchen Simulator verwendest Du?

Duke

[Thomas S. (tstoll)]

Danke, werde ich mal ausprobieren.
Ich verwende ISE.
Grüße,
Tom

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Duke Scarring schrieb:
> BTW: Welchen Simulator verwendest Du?
Thomas Stoll schrieb:
> Ich verwende ISE.
Pech, der ISIM kann noch keine Analogdarstellung...   :-(

Duke Scarring schrieb:
>   signal ACC0 : integer := 0;
>   signal ACC2 : integer := 0;
>   signal temp : integer := 0;
>
>   process(clk) is
>   begin -- process
>     if rising_edge(clk) then -- rising clock edge
>       ACC0 = ACC0 + voltf;
>       if smpl = '1' then
>         ACC1 <= ACC1 + (ACC0 * 16 - temp);
>         ACC2 <= ACC2 + (ACC1 / 32);
>         ACC2 <= ACC2 - (ACC2 / 16);   --- ACC2 ist ein Signal
>                     --> der vorige Wert wird einfach überschrieben...
> :
> :
> Ob das tut mußt Du mal schauen...
Kann leider nicht tun, weil ACCx Signale sind und daher ACC2 einfach 
überschreiben wird.
In diesem speziellen Fall hier würde ich die "globalen" 
Akkumulatorsignale im Prozess auf temporäre Variablen abbilden, mit 
denen rechnen und das Ergebnis am Ende des Prozesses wieder an die 
Signale zuweisen...

[Thomas S. (tstoll)]

Hallo Lothar -

Schade das mit ISE.. könnte allerdings auch auf modelsim umsteigen..

Und - könntest Du mir das

<<In diesem speziellen Fall hier würde ich die "globalen"
Akkumulatorsignale im Prozess auf temporäre Variablen abbilden, mit
denen rechnen und das Ergebnis am Ende des Prozesses wieder an die
Signale zuweisen...>>

mal als Beispiel anschreiben?

Grüße,
Tom

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Thomas Stoll schrieb:
> Und - könntest Du mir das mal als Beispiel anschreiben?
Naja, sooooo kompliziert ist das nicht:

  signal ACC0 : integer := 0;
  signal ACC1 : integer := 0;
  signal ACC2 : integer := 0;
  signal RESULT : integer := 0; -- ein Signal darf nicht OUT heißen, das ist ein Keyword

  process(clk) is
    variable A0  : integer; -- alles nur temporäre Variable
    variable A1  : integer;      --> hier wird kein Flipflop instatiiert
    variable A2  : integer;
    variable RES : integer;
  begin -- process
    if rising_edge(clk) then -- rising clock edge
      A0  := ACC0; -- "globale" Signale auf Variable abbilden
      A1  := ACC1;
      A2  := ACC2;
      RES := RESULT;

      if (clock_enable_32khz='1') then  -- der FPGA-Takt wird ja wohl höher sein als 32kHz, deshalb wird mit Clock-Enable gearbeitet
        A0 = A0 + voltf;

        if (smpl='1') then
          A1  := A1 + (A0*16 - RES);

          A2  := A2 + (A1/32);
          RES := A2/16;

          A2  := ACC2 - (RES/16);
          RES := A2/16;
          A0  := 0;
        end if;

      end if;

      RESULT <= RES; -- Signale updaten
      ACC0   <= A0;
      ACC1   <= A1;
      ACC2   <= A2;
    end if;
  end process;

[Thomas S. (tstoll)]

Herzlichen Dank!

Es wird mit 32kHz gearbeitet.. somit gehe ich davon aus, dass ich das 
clk_enable_32kHz weg lassen kann?

Grüße,
Tom

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Thomas Stoll schrieb:
> Es wird mit 32kHz gearbeitet.. somit gehe ich davon aus, dass ich das
> clk_enable_32kHz weg lassen kann?
In dem Fall schon, ja. Aber ... :-/

... die Frequenz scheint mir doch extrem niedrig. Worauf wird das Filter 
implementiert (CPLD/FPGA)? Läuft das ganze Design drumrum auch mit 
32kHz? Wieviele Takte hast du in dem Design?

[Thomas S. (tstoll)]

Design soll auf FPGA ausprobiert werden. Anschliessend in CMOS 0.35u 
Technologie synthetisiert werden.
Kann man die inputs (integer) irgendwie auf 6 bit begrenzen?

So vielleicht?

integer_vector(5 downto 6)

Tom

[Thomas S. (tstoll)]

also, habe gerade nochmals nachgelesen

der systemtakt ist 32KHz
der sample takt ist 1kHz für das LPF.

damit bekomme ich zusammen mit den koeffizienten einen butterworth LPF 
mit 7Hz Grenzfrequenz

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Thomas Stoll schrieb:
> Kann man die inputs (integer) irgendwie auf 6 bit begrenzen?
signal vorzeichenlos : integer range 0 to 63;
oder
signal vorzeichenbehaftet : integer range -32 to 31;

[Hocko (Gast)]

Den 2 stufigen Filter müsse man auch verkettet schreiben können:

Kombinatorisch: (Neubelegung)

Wert1Neu <= Wert1Alt*(1-k1) + Input*k1;
Wert2Neu <= Wert2Alt*(1-k2) + Wert1Neu*k2;


Getaktet: (Fortschreiben der Zeit)

Wert1Alt <= Wert1Neu;
Wert2Alt <= Wert2Neu;

Output <= Wert2Neu;

Wenn man sowas dreistufig baut, kann man aus einem Rechteck locker einen 
Sinus machen. Die k1 müssen dazu in der Höhe absteigen.