Hallo und ein gesundes Neues Jahr an alle, kennt jemand einen kostenlosen Verilog zu VHDL Übersetzer? Ich hab da irgendwie nix gefunden. Ich würde gerne die Xilinx XAPP1052 nach VHDL übersetzen, um einige Anpassungen und Änderungen vorzunehmen, aber mein Verilog reicht da leider nicht aus. Ich hab den SynaptiCad gefunden, aber der kostet auch Geld und die Demo kann nur 20 Zeilen. Vielen Dank im Voraus.
Hi, ebenfalls ein frohes Neues! Es gab mal einen freien Konverter eines Japaners. Das Tool war sehr gut. Allerdings ist der Server nicht mehr zu erreichen. Ein bisschen suchen mit Google, hat die Seite ausgespuckt: http://www.len.ro/2006/11/verilog-2-vhdl/ Ob das Tool was taugt, kann ich allerdings nicht sagen.
Bevor du tagelang nach einem Tool suchst, was am Ende vielleicht doch nicht so funktioniert, wie du dir es vorstellst, lohnt es sich evtl., Verilog zu lernen: - Verilog ist nicht schwer, eher leichter als VHDL. - Verilog-Code nur zu lesen (und nicht schreiben zu müssen) ist noch leichter. - Falls du dich irgendwann außerhalb von FH/Uni/Forschungsinstitut mit FPGAs beschäftigen wirst, insbesondere bei oder zusammen mit US-Firmen, wirst du noch öfters mit Verilog zu tun haben.
Da hast du wahrscheinlich recht. Lesen geht ganz gut, aber die Appnote um die es mir geht ist schon recht umfangreich. Verilog wollt ich schon immer mal noch lernen, aber bisher fehlte einfach immer die Zeit.
Christian R. schrieb: > kennt jemand einen kostenlosen Verilog zu VHDL Übersetzer? Vielleicht kann Dir icarus weiterhelfen. Laut [1] ist da wohl inzwischen ein Konverter integriert. Duke [1] http://groups.google.com/group/comp.lang.verilog/browse_thread/thread/ff8af77cf9252222
Duke Scarring schrieb: > Vielleicht kann Dir icarus weiterhelfen. Vielen Dank für den Tipp! Der scheint echt brauchbar und erspart eine Menge Schreibarbeit.
Christian R. schrieb: > kennt jemand einen kostenlosen Verilog zu VHDL Übersetzer? Ich hab da > irgendwie nix gefunden. Ich würde gerne die Xilinx XAPP1052 nach VHDL > übersetzen, um einige Anpassungen und Änderungen vorzunehmen, aber mein > Verilog reicht da leider nicht aus. Falls Du deine Anpassungen an einer Netzlistenbeschreibung (Instanzierte Primitive) implementieren kannst, könntest du über die Synthese (XST) und backannotierung (NetGen) nach VHDL konvertieren. MfG,
Naja, das ist ja noch mehr von hinten durch die Brust ins Auge. Ich hab das gestern mal probiert, geht ziemlich gut mit Icarus, nur leider schmeißt der alle instanziierten Module dann in eine Ausgabedatei. Aber wenigstens komplett mit Entity und Instaziierung im Top-Level, also kann man einfach Cut&Paste machen. Natürlich muss man hier und da noch ein bissl anpassen und auch den Verilog Quellcode verstehen, aber das ist wesentlich nervenschondender als zig Entities fehlerfrei abzuschreiben.
Ich kann dir das Buch Verilog von Samir Palnitkar ISBN 0-13-044911-3 empfehlen. Da du VHDL gut kannst, findest du dich im dem Buch schnell zurecht. Verilog sollte man zumindest etwas Ahnung haben, um nicht als Blinder Code zu sichten. Verilog taucht immer mal auf. Das lässt ich nicht vermeiden, da auf anderen Kontinenten Verilog sehr stark verbreitet ist.
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