Direct hierarchical reference in ISE13.3

[René D. (Firma: www.dossmatik.de) (dose)]

Kann ISE die VHDL 2008 Neuerung
Direct hierarchical reference?


Ich will mir "innere" Signale nach außen verdrahten. Damit ich die nicht 
durch alle Hierarchie Ebenen durchreichen muss, kämme mir die VHDL 2008 
Neuerung sehr entgegen.

Ich habe folgende Zeile ausprobiert und bekomme einen Syntax error.
debug <= signal .cpu.imem_address(7 downto 0):std_logic_vector >>;


Ich weiss leider nicht ob ISE 13.3 es unterstützt.

Synthworks hat es in seinen Unterlagen. Hat jemand eine Ahnung?

http://www.google.de/url?sa=t&rct=j&q=synthworks%20vhdl%202008&source=web&cd=1&sqi=2&ved=0CB4QFjAA&url=http%3A%2F%2Fwww.synthworks.com%2Fpapers%2Fvhdl_2008_DASC_s.pdf&ei=nEUHT-27GIfSsgbdxYyDDw&usg=AFQjCNG1fnziFx86bO2X-ZOiZDm3E5jgCw&cad=rja

[BorisM (Gast)]

Hallo,
ich habe mal eben schnell im Xilinx Forum geschaut. Der Threat ist 2 
Monate alt. Vielleicht hilft er dir ja weiter. Hier mal der Link: 
http://forums.xilinx.com/t5/Synthesis/Support-for-VHDL-2008/td-p/29385
Gruß BorisM

[Duke Scarring (Gast)]

René D. schrieb:
> Kann ISE die VHDL 2008 Neuerung
> Direct hierarchical reference?
Wahrscheinlich nicht. Selbst ModelSim hat m.E. noch keine vollständige 
VHDL-2008 Unterstüzung.

Im Zweifelsfall hilft ein Blick ins XST User Guide (bzw. /XST User 
Guide for Virtex-6/, Spartan-6, and 7 Series Devices).
Dort das Chapter 3: VHDL Support

Duke