Hallo Jungs, ich habe hier ein CPU Board aus einem Thermotransfer Drucker. Meine Frage wäre dazu, nur rein aus Interesse, was sind es für "kringelige" Leiterbahnen ? Spulen in pH Bereich ?
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Bastler schrieb: > Meine Frage wäre dazu, nur rein aus Interesse, was sind es für > "kringelige" Leiterbahnen ? Spulen in pH Bereich ? Das sind Leiterzüge mit definierter Länge. Durch die "Kurven" werden Laufzeitunterschiede aufgrund unterschiedlich langer Leitungen verhindert... nitraM
Damit die Leiterbahmlänge von den Paralelen Signalen gleichlang ist, das die Signale gleichzietig ankommen.
Welche Laufzeitunterschiede können hierbei entstehen, wenn der Strom nahezu mit Lichtgeschwindigkeit fliesst ?
Die wurden vermutlich so "gekringelt" damit zusammengehörende Verbindungen die gleiche Länge haben. Das kann z.B. bei Bussen nötig sein, weil sonst die verschiedenen Signale aufgrund der endlichen Ausbreitungsgeschwindigkeit zeitlich verschoben zueinander ankommen würden.
Bastler schrieb: > Welche Laufzeitunterschiede können hierbei entstehen, wenn der Strom > nahezu mit Lichtgeschwindigkeit fliesst ? c / Leiterbahnlänge Mit 10 cm ergäben sich z.B. 334 ps.
Ralf Schwarz schrieb: > c / Leiterbahnlänge > > Mit 10 cm ergäben sich z.B. 334 ps. Nur das die Ausbreitungsgeschwindigkeit auf einer Leiterplatte nicht c ist. Ansonsten richtig die Laufzeitenunterschiede sind bei der langsameren Geschwindigkeit noch deutlicher und bei high speed parallelen Bussen spielen die durchaus eine Rolle. DDR2 Ram bsp.
Ralf Schwarz schrieb: > c / Leiterbahnlänge > > Mit 10 cm ergäben sich z.B. 334 ps. Nein, etwas mehr, denn die LP hat ja eine relative Permittivität grösser eins. Lies z.B. mal hier: http://de.wikibooks.org/wiki/Digitale_Schaltungstechnik/_Signallaufzeit/_Leitungen
sw1ft schrieb: > Ansonsten richtig die Laufzeitenunterschiede sind bei der langsameren > Geschwindigkeit noch deutlicher und bei high speed parallelen Bussen > spielen die durchaus eine Rolle. DDR2 Ram bsp. http://pe1.hmcdn.de/media/2011/10/30/item/13/25/60/91/item_L_13256091_304018531.jpg
Ich wollte nicht spammen aber ich muss sagen respekt an den Platinen Layouter, solche Leiterbahnen generieren ist schon Kunst, wo und wie lernen die Jungs solche hochkomplexe Boards zu designen ?
bsp. Ausschnitt aus der PCI 2.2 Spezifikation Seite 151: The trace length for the PCI CLK signal is 2.5 inches +- 0.1 inches for 32-bit and 64-bit expansion boards and must be routed to only one load. Wohlgemerkt ist aus dem Jahr 1998. Steht also in den Spezifikationen bzw. kann man sich auch rechnerisch bestimmen über die Datenblatt Timing Tabellen und der dazugehörigen Signalgeschwindigkeitsdifferenz. Das Layout dann auf die Platine zu bekommen ist Erfahrung und einfach nur ständiges rumprobieren bis halt die passende Länge erreicht ist. Gruß sw1ft
Hi moderne CAD-Programme gleichen die Längen z.T. automatisch an. Selbst Eagle soll das in V6 können. Ansonsten ist das Board auf dem Bild dem Ausschnitt nach zu urteilen nicht sonderlich komplex. Scheint ein SDRAM zu sein. Da gibt es weit aufwendigeres. http://www.liontime.com.hk/images/Image(025).jpg http://www.applistar.com/wp-content/uploads/2011/03/board_front21.jpg Matthias
Die Platine "Applistar"..repspekt !!! ist fast so gut wie meine NixieUhr Platine...LoL
Μαtthias W. schrieb: > http://www.applistar.com/wp-content/uploads/2011/03/board_front21.jpg Respekt, hast du das mit Eagle V6 gemacht ;)
Rene Schube schrieb: > Μαtthias W. schrieb: > >> http://www.applistar.com/wp-content/uploads/2011/0... > > Respekt, hast du das mit Eagle V6 gemacht ;) nö, mit der Google Bildersuche :-) Matthias
Also diese eine Platine die ich geknipst habe hat SMD Widerstände drauf, di ich in meinem Alter nicht mehr sehe...smile... und was noch beeindruckender finde : Made in China..das unsere Peking Ente Lieferanten sowas feines herstellen können, ist beeindruckend..wie haben sie die "Ätzanlagen kopiert" ???
@ sw1ft (Gast) >bsp. Ausschnitt aus der PCI 2.2 Spezifikation Seite 151: >The trace length for the PCI CLK signal is 2.5 inches +- 0.1 inches for >32-bit and 64-bit expansion boards and must be routed to only one load. >Wohlgemerkt ist aus dem Jahr 1998. Jaja, die lieben Spezifikationen. Die sind manchmal penibler als deutsche Gesetze. PCI läuft mit 33 oder 66MHz, sagen wir 66MHz, macht ~15ns (NANOsekunden) Periodendauer. 0,1 Inch =2,54mm haben eine Laufzeit je nach Geometrie von ca. 17ps (PIKOsekunden). Wenn ich also jetzt mal böse 0,2 Inch Differenz reinbringe, habe ich die Spec verletzt und 34ps Laufzeit, sprich 2 PROMILLE der Priodendauer! Und das bringt dann mein Timing durcheinander . .. Jaja, und morgen kommt der Weihnachtsmann. >Steht also in den Spezifikationen bzw. kann man sich auch rechnerisch >bestimmen über die Datenblatt Timing Tabellen und der dazugehörigen >Signalgeschwindigkeitsdifferenz. Eben. Und dabei das EIGENSTÄNDIGE Denken nicht vergessen. Die Specs sowie andere Layoutempfehlunge haben manchmal SEHR juristischen Charakter, d.h. der Hersteller will sich 10fach absichern, dass alle Probleme mit dem IC, wenn sie denn auftreten, dem Anwender zugeschoben werden können. >Das Layout dann auf die Platine zu >bekommen ist Erfahrung Ja. >und einfach nur ständiges rumprobieren bis halt >die passende Länge erreicht ist. Kaum. Profis haben Tools, die machen das nahezu 100% vollautomatisch. Leute mit weniger Geld aber Resthirn gehen systematisch vor, messen die Leitungen und schieben sie systematisch zurecht. Aber ich behaupte mal, dass 30% aller Mäander dieser Welt sinnlos sind, weil die Schnittstellen NICHT auf die letzt ps angewiesen sind. MFG Falk
Das neue Eagle6 soll jetzt auch Mäander können. Edit:steht ja schon oben... Und Falk hat recht (wenn es nicht gerade Gigabit-Schnittstellen sind).
Falk Brunner schrieb: > Jaja, die lieben Spezifikationen. Die sind manchmal penibler als > > deutsche Gesetze. Falk reitet mal wieder sein beliebtestes Steckenpferd: alle Hispeedregeln sind bloss Quatsch. Diejenigen, die solche Layouts machen, wissen es gottseidank besser, gerade auch durch selbstständiges Denken, sonst wäre z.B. die Entwicklung von PC-Hardware schon vor einigen Jahren stehengeblieben. Es geht halt nicht alles mit Klingeldraht-Technologie. Gruss Reinhard
Reinhard Kern schrieb: > Falk reitet mal wieder sein beliebtestes Steckenpferd: > alle Hispeedregeln sind bloss Quatsch. Nein, die Regeln an sich sind hübsch&gut, aber leider wird bei vielen dieser Regeln (insbesondere wenn sie von den Amis kommen) nicht der Hintergrund erläutert, sondern sondern Symptome zur Regel erklärt... Was denn, wenn ich diese Regel nehme... sw1ft schrieb: > bsp. Ausschnitt aus der PCI 2.2 Spezifikation Seite 151: > The trace length for the PCI CLK signal is 2.5 inches +- 0.1 inches for > 32-bit and 64-bit expansion boards and must be routed to only one load. ...aber die beiden PCI-Komponenten direkt nebeneinander auf der Platine habe? Fahre ich dann noch 5,625cm+-2,54mm in der Gegend spazieren? Oder Ist zwingend jedes Design zum Scheitern verurteilt, wenn die Komponenten weiter als 6cm auseinadner sind? > Es geht halt nicht alles mit Klingeldraht-Technologie. PCI bekommt man sicher auch mit Klingeldraht ans Laufen... ;-)
@Falk wenn irgendwas asynchron/nahe an der Metastabilität/an den Grenzen von Setup/Hold-Spezifikationen gefahren wird können die 34ps schon was ausmachen... nicht dass das dann sehr solides Design wäre :)
Lothar Miller schrieb: >> bsp. Ausschnitt aus der PCI 2.2 Spezifikation Seite 151: > >> The trace length for the PCI CLK signal is 2.5 inches +- 0.1 inches for > >> 32-bit and 64-bit expansion boards and must be routed to only one load. > > ...aber die beiden PCI-Komponenten direkt nebeneinander auf der Platine > > habe? Fahre ich dann noch 5,625cm+-2,54mm in der Gegend spazieren? Oder > > Ist zwingend jedes Design zum Scheitern verurteilt, wenn die Komponenten > > weiter als 6cm auseinadner sind? das ist offensichtlich eine spezielle Anwendung, steht doch dort, daß das Signal nur zu einer Last geroutet werden darf. Damit entfällt die Frage was ist wenn 2 Karten nebeneinander sind doch schon oder nicht?
Christian B. schrieb: > Damit entfällt die Frage was ist wenn 2 Karten nebeneinander sind > doch schon oder nicht? Ich meinte nicht 2 Karten, sondern Taktausgang und Takteingang. Und es ist klar, dass mindestens 2 Komponenten miteinander verbunden werden sollen, denn sonst ist ein Bus irgendwie sinnlos... ;-) > das ist offensichtlich eine spezielle Anwendung, steht doch dort, daß > das Signal nur zu einer Last geroutet werden darf. Ich meine mich daran zu erinnern, dass diese Spec für das Layout (auf) einer Einsteckkarte gilt. Und dort eben der IC-Anschluss über eine definierte Leiterbahnlänge an die PCI-Steckzunge angeschlossen werden muß.
Ja, ich weiss selbst das im "Normalfall" eine Litze aufs Mainboard gelötet werden kann und diese irgendwo in der Gegend rumhängt und wahrscheinlich trotzdem funktioniert (Es gibt ja auch PCI Riser die nochmal einige cm Länge rausholen und trotzdem funktionieren). Es sollte halt ein Beispiel sein, dass soetwas häufig in Spezifikationen gefunden werden kann. Falk Brunner schrieb: > Kaum. Profis haben Tools, die machen das nahezu 100% vollautomatisch. > Leute mit weniger Geld aber Resthirn gehen systematisch vor, messen die > Leitungen und schieben sie systematisch zurecht. In dem Fall bin ich eher der Resthirn Typ :) Trotzallem bin ich bei richtigen HighSpeed Anwendungen (wie ich bereits weiter oben erwähnt habe DDR2 etc. ) von der Daseinsberechtigung dieser Layouts überzeugt.
sw1ft schrieb: > Es sollte halt ein Beispiel sein, > dass soetwas häufig in Spezifikationen gefunden werden kann. Ja, aber eben, ohne die wahren Hintergründe zu erleuchten. Und dann versucht der Layouter auf Biegen und Brechen, diesen Teil der Spec zu erfüllen und tappt in ganz andere Probleme... :-(
Wie ist das denn mit der Leiterbahn bei der Frequenz wenn man die Fläche der Leiterbahn nimmt. Bei einer Multilayer ist das ja eine Kapazität zur nächsten Schicht.
Martin schrieb: > Bei einer Multilayer ist das ja eine Kapazität zur > nächsten Schicht. Es ist sowieso klar, dass die Leiterbahnen gleiche und konstante HF-Eigenschaften haben müssen, sonst sind alle anderen Massnahmen sowieso sinnlos. Bei Nichtverstehen google nach "Transmission Lines" und "Controlled Impedance". Gruss Reinhard
Bei PCI darf man nicht vergessen dass da bewusst mit Fehlanpassungen
gezaubert wird ("Reflected Wave Signalling")...
Ja, man muss ja jetzt nicht alles auf PCI dazu beziehen, da dort wie bereits erwähnt durch die nicht terminierten Enden Signalpegel generiert werden, was dadurch die Laufzeiten nochmals enger eingrenzt. Martin schrieb: > Wie ist das denn mit der Leiterbahn bei der Frequenz wenn man die Fläche > der Leiterbahn nimmt. Bei einer Multilayer ist das ja eine Kapazität zur > nächsten Schicht. vgl. http://www.amazon.de/High-Speed-Digital-Design-Semiconductor/dp/0133957241/ref=sr_1_12?ie=UTF8&qid=1326349662&sr=8-12 http://www.amazon.de/Signal-Power-Integrity-Simplified-Semiconductor/dp/0132349795/ref=sr_1_1?s=books-intl-de&ie=UTF8&qid=1326349682&sr=1-1
Nachtrag des Links: http://www.amazon.de/High-Speed-Digital-Design-Semiconductor/dp/0133957241/ref=sr_1_12?ie=UTF8&qid=1326349662&sr=8-12
The Amp Hour hat neulich ein langes technisches Interview mit Howard Johnson gebracht.
Andy D. schrieb: > The Amp Hour hat neulich ein langes technisches Interview mit Howard > Johnson gebracht. Hab gerade geschaut istn Podcast vom 9. Januar. Cool, danke für die Info :)
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