Binding entity XYZ does not have generic ABC bei Post-Route-Simulation

[Manuel W. (other)]

Hallo,

ich versuche eine Post-Route Simulation durchzuführen, aber der XILINX 
ISE bringt mir folgende Fehlermeldung innerhalb der Testbench:

ERROR:HDLCompiler:244 - "...\CoridcCore_TB.vhd" Line 56: Binding entity 
cordiccore does not have generic integerbits

Die Verhaltenssimulations läuft problemlos durch.

Hier mal ein Auszug:

ENTITY CordicCore_TB IS
END CordicCore_TB;
 
ARCHITECTURE behavior OF CordicCore_TB IS 
 
    -- Component Declaration for the Unit Under Test (UUT)
    
    constant CIntegerBits   : integer := 4;  
    constant CFractionalBits: integer := 16; 
 
    COMPONENT CordicCore
    
    generic(
      -- Vorkomma-Bits (ohne Vorzeichen)
      IntegerBits     : integer := 3;  
      -- Nachkomma-Bits
      FractionalBits  : integer := 16
    );
  
  
    PORT(
         Xi : IN  signed(CIntegerBits + CFractionalBits downto 0);
         Yi : IN  signed(CIntegerBits + CFractionalBits downto 0);
         Zi : IN  signed(CIntegerBits + CFractionalBits downto 0);
         CordicMode : IN  std_logic;
         CoordinateMode : IN  std_logic;
         Xo : OUT  signed(CIntegerBits + CFractionalBits downto 0);
         Yo : OUT  signed(CIntegerBits + CFractionalBits downto 0);
         Zo : OUT  signed(CIntegerBits + CFractionalBits downto 0)
        );
    END COMPONENT;

   --Inputs
   signal Xi : signed(CIntegerBits + CFractionalBits downto 0) := (others => '0');
   signal Yi : signed(CIntegerBits + CFractionalBits downto 0) := (others => '0');
   signal Zi : signed(CIntegerBits + CFractionalBits downto 0) := (others => '0');
   signal CordicMode : std_logic := '0';
   signal CoordinateMode : std_logic := '0';

   --Outputs
   signal Xo : signed(CIntegerBits + CFractionalBits downto 0);
   signal Yo : signed(CIntegerBits + CFractionalBits downto 0);
   signal Zo : signed(CIntegerBits + CFractionalBits downto 0);
BEGIN

   -- Instantiate the Unit Under Test (UUT)
   uut: 
   CordicCore
   generic map (
     IntegerBits => CIntegerBits, 
     FractionalBits => CFractionalBits,
     InputAdjustment => true,
     OutputAdjustment => oamHardwareMultiplier)      
   PORT MAP (
          Xi => Xi,
          Yi => Yi,
          Zi => Zi,
          CordicMode => CordicMode,
          CoordinateMode => CoordinateMode,
          Xo => Xo,
          Yo => Yo,
          Zo => Zo
        );

   -- Stimulus process
   stim_proc: process
   begin  
      CordicMode     <= '0';
      CoordinateMode <= '1';
      Xi <= RealToFixSigned(1.0, CIntegerBits, CFractionalBits);
      Yi <= RealToFixSigned(0.0, CIntegerBits, CFractionalBits);
      Zi <= RealToFixSigned(0.5, CIntegerBits, CFractionalBits);
      
      wait for 200 ns;  

      Zi <= RealToFixSigned(1.5, CIntegerBits, CFractionalBits);
      
      -- insert stimulus here 

      wait;
   end process;

Das ist eine speziell für das Problem angelegte Testbench. Ich habe mir 
bis jetzt so geholfen, dass ich ein Testbench-Package mit Konstanten 
deklariere und die Generics der Top-Levels-Entity via Kommandozeile 
setze.

Gibt es eine bessere Möglichkeit, um über die Testbench die Generics des 
Top-Levels-Entities für die Verhaltens- und Post-Route-Simulation zu 
setzen?


Grüße Manuel.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Manuel W. schrieb:
> ich versuche eine Post-Route Simulation durchzuführen
Warum? Wofür?
Das FPGA-Timing überprüft man mit der statischen Timinganalyse, und 
vorher gibt man sinnvolle Constraints an...

[Manuel W. (other)]

Hallo,

Lothar Miller schrieb:
> Manuel W. schrieb:
>> ich versuche eine Post-Route Simulation durchzuführen
> Warum? Wofür?
> Das FPGA-Timing überprüft man mit der statischen Timinganalyse, und
> vorher gibt man sinnvolle Constraints an...

Es geht nicht um die Timing-Analyse an sich, sondern nur, ob neben dem 
Verhaltensmodell auch die synthetisierte Schaltung richtig funktioniert.


Grüße Manuel.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Manuel W. schrieb:
> ob neben dem
> Verhaltensmodell auch die synthetisierte Schaltung richtig funktioniert.
Ich denke nicht, dass du das damit herausbekommst...

Du kannst da evtl. was beobachten, aber das ist immer noch viel zu 
weit von der realen Schaltung (incl. Leiterplatte und andere Bausteine) 
weg, als dass sich auch nur ansatzweise lohnen würde. Denn deine 
Simulation ist nur so gut wie deine simulierte Umgebung. Und: hast du 
von deiner Leiterplatte Laufzeiten ermittelt und kannst sie in die 
Simulation einbringen?

[Karl (Gast)]

Manuel W. schrieb:
> Hallo,
>
> Lothar Miller schrieb:
>> Manuel W. schrieb:
>>> ich versuche eine Post-Route Simulation durchzuführen
>> Warum? Wofür?
>> Das FPGA-Timing überprüft man mit der statischen Timinganalyse, und
>> vorher gibt man sinnvolle Constraints an...
>
> Es geht nicht um die Timing-Analyse an sich, sondern nur, ob neben dem
> Verhaltensmodell auch die synthetisierte Schaltung richtig funktioniert.
>
>
> Grüße Manuel.

Ich weiß nicht genau in wiefern das bei FPGA-Implementierungen ala ISE 
oder Quartus möglich ist, aber ich für meinen Teil (ASIC-Entwicklung) 
mache sowas seit längerem über logische Equivalenzvergleiche (Synopsys 
Formality oder Cadence LEC). Das geht verhältnismässig schnell und 
erspart jegliche Arten von Timing-Simulation.

Drei Mal mache ich das ganze:
1. VHDL <=> Unoptimierte Netzliste nach Synthese
2. Unoptimierte Netzliste <=> Optimierte Netzliste
3. Optimierte Netzliste <=> P&R

[Manuel W. (other)]

Hallo Karl,

Karl schrieb:
> Manuel W. schrieb:
>> Hallo,
>>
>> Lothar Miller schrieb:
>>> Manuel W. schrieb:
>>>> ich versuche eine Post-Route Simulation durchzuführen
>>> Warum? Wofür?
>>> Das FPGA-Timing überprüft man mit der statischen Timinganalyse, und
>>> vorher gibt man sinnvolle Constraints an...
>>
>> Es geht nicht um die Timing-Analyse an sich, sondern nur, ob neben dem
>> Verhaltensmodell auch die synthetisierte Schaltung richtig funktioniert.
>>
>>
>> Grüße Manuel.
>
> Ich weiß nicht genau in wiefern das bei FPGA-Implementierungen ala ISE
> oder Quartus möglich ist, aber ich für meinen Teil (ASIC-Entwicklung)
> mache sowas seit längerem über logische Equivalenzvergleiche (Synopsys
> Formality oder Cadence LEC). Das geht verhältnismässig schnell und
> erspart jegliche Arten von Timing-Simulation.
>
> Drei Mal mache ich das ganze:
> 1. VHDL <=> Unoptimierte Netzliste nach Synthese
> 2. Unoptimierte Netzliste <=> Optimierte Netzliste
> 3. Optimierte Netzliste <=> P&R

das klingt interessant. Ich mache etwas ähnliches von Hand, in dem ich 
innerhalb der Testbenches Dateien generiere und in einer anderen 
Simulation (z.B. Post-Simulation) validiere.

Eine Post-Simulation wird für den FPGA verlangt. Diese wollte ich 
natürlich auch gerne möglichst anpassbar gestalten, um bei Änderungen 
keine Fehler zu machen.

Scheint aber wohl nicht so einfach möglich zu sein :-(.


Grüße Manuel.

[Harry (Gast)]

Wieso hast du eigentlich bei der Komponenten-Deklaration zwei Generics,
aber bei der Instanziierung 4 Generics?

[Manuel W. (other)]

Harry schrieb:
> Wieso hast du eigentlich bei der Komponenten-Deklaration zwei Generics,
> aber bei der Instanziierung 4 Generics?

Hey,

Copy + Paste-Teufel ;).

Wollte nicht zuviel VHDL reinschreiben. Real sind es 4 Generics - 
Vor-/Nachkommastellen, Eingangsstufe (an/aus) und Ausgangsstufe (aus, an 
mit Hardware-Multiplizierer, an mit "Konstanten"-Multiplizierer, an mit 
"Lookup-Konstanten"-Multiplizierer).


Grüße Manuel.