fpga liefert ClockSignal für delta-Sigma-AD-Wandler

[tomy (Gast)]

hallo zusammen,

ich will gerade ein Sigma-Delta AD-Wandler mit Spartan 3a FPGA 
(Starterkit) ansteuern. Der AD-Baustein ist AD7401A, der einen 
Modulation-Clock braucht. Ich möchte ihn mit clock = 10MHz(eventuell 
bisschen mehr) (sein max. zulässige ist 20MHz) ausprobieren.

Die Frage ist: Wie kann ich das ClockSignal nach draußen führen? Gehts 
einfach mit DCM, 50MHz-Input auf 10MHz, dann auf ein IO-Output zuweisen? 
Oder eventuell mit einem Counter,Clk-Divider (InputClk = 50Mhz)?

Vielen Dank im Voraus!^^

schönes WE für alle noch!

Gruß Tomy

[Georg A. (georga)]

Kannst du alles machen, wobei die DCM-Variante aber sicher ein 
saubereres Signal liefert. Allerdings sollte man bedenken, dass auch die 
DCM keine PLL ist und damit der Ausgangstakt einen relativ grossen 
Jitter hat (AFAIR so 40-50ps). Jitter führt bei Wandlern zu einem 
zusätzlichen Rauschen, da es im Prinzip eine Frequenzmodulation des 
Signals mit dem Jitter erzeugt. Ob das tolerierbar ist, musst du 
entscheiden/messen. Ich würde aber sagen, dass man den DCM-Jitter bei 
weniger als 15-16Bit ignorieren kann...

[tomy (Gast)]

danke für Deine schnelle Antwort!:-)

Georg A. schrieb:
> Ich würde aber sagen, dass man den DCM-Jitter bei
> weniger als 15-16Bit ignorieren kann...

Meinst Du 15-16Bit ADC? (durch Decimation?). Ich will das Standard sinc3 
+ 10Mhz + Decimation M = 256 (-->> Bits = 3*log(2)(256) = 24-Bits für 
Berechnung, für DataOutput nehmen ich 16- MSB von 24-Bits).

Ist das Primitive ODDR2 für solche Fälle (clockOuput) zuständig?
zb.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity toplevel is
    Port ( CLK_50MHZ         : in  STD_LOGIC;
           SigmaDeltaAD_Mclk  : out  STD_LOGIC);
end toplevel;

architecture Behavioral of toplevel is

  -- Clock
  COMPONENT dcm1
  PORT(
    CLKIN_IN : IN std_logic;
    RST_IN : IN std_logic;          
    CLKDV_OUT : OUT std_logic;
    CLKIN_IBUFG_OUT : OUT std_logic;
    CLK0_OUT : OUT std_logic
    );
  END COMPONENT;
        
        signal Clk10Mhz, nClk10Mhz : std_logic;

begin
  -- clock
  Inst_dcm1: dcm1 
  PORT MAP(
      CLKIN_IN => CLK_50MHZ,
      RST_IN => '0',
      CLKDV_OUT => Clk10Mhz,
      CLKIN_IBUFG_OUT => open,
      CLK0_OUT => open
    );
  nClk10Mhz <= not Clk10Mhz;

  AD_Mclk :  ODDR2  Port map(Q   => SigmaDeltaAD_Mclk, C0 => Clk10Mhz, C1 => nClk10Mhz, CE => '1', D0 => '1', D1 => '0', R => '0', S => '0');

end Behavioral

[Duke Scarring (Gast)]

tomy schrieb:
> use IEEE.STD_LOGIC_ARITH.ALL;
> use IEEE.STD_LOGIC_UNSIGNED.ALL;
Nimm die raus. Die sind hier unnötig.

tomy schrieb:
> Die Frage ist: Wie kann ich das ClockSignal nach draußen führen? Gehts
> einfach mit DCM, 50MHz-Input auf 10MHz, dann auf ein IO-Output zuweisen?
> Oder eventuell mit einem Counter,Clk-Divider (InputClk = 50Mhz)?
Wenn Du die Chance hast, es richtig zu machen, dann mach es richtig:
ADC-Takte sollte man nie im FPGA generieren. Schon gar nicht aus der 
DCM. Da hast Du Jitter ohne Ende. Bau einen extra Quarzoszillator dran 
und nimm dessen Ausgang als ADC-Takt und als Taktquelle für den FPGA 
(Clock-Input) und gut.

Duke

[tomy (Gast)]

Duke Scarring schrieb:
> Nimm die raus. Die sind hier unnötig.

erledigt! ^^

Duke Scarring schrieb:
> Wenn Du die Chance hast, es richtig zu machen, dann mach es richtig:
> ADC-Takte sollte man nie im FPGA generieren. Schon gar nicht aus der
> DCM. Da hast Du Jitter ohne Ende. Bau einen extra Quarzoszillator dran
> und nimm dessen Ausgang als ADC-Takt und als Taktquelle für den FPGA
> (Clock-Input) und gut.

Ich versuche grad mit dem starter-kit spartan 3a den delta-sigma-ADC 
anzusteuern. Deswegen hab noch keine Gelegentheit mit einem extern 
Quarzoszillator.

Danke dir für die Empfehlung!^^

Lg Tomy

[B.B. (Gast)]

Ich würde lieber direkt an den Quarz gehen!