Fragen zum IDDR beim Virtex 5

[Sebastian (Gast)]

Ich möchte die IDDR vom Virtex 5 verwenden. Das Element besitzt  einen C 
und einen CB Eingang. Laut Beschreibung kommt an den C Eingang der Clock 
und an CB der um 180° Phasenverschobene Clock.

Bis jetzt habe ich immer auf Schematic Ebene den IDDR benutzt. Dort ist 
der CB Eingang nicht vorhanden.

Jetzt stelle ich mir natürlich die Frage wie der IDDR dann funktioniert. 
Ich habe mir die RTL Technologie angeschaut. Dort wird der Clock 
angeblich durch einen INVERTER gejagt und so der um 180° benötigte Clock 
erzeugt. Also habe ich mit Plan Ahead diesen Inverter gesucht. Diesen 
habe ich aber nicht gefunden.

Anschließendd habe ich eine Timing Simulation durchgeführt. Ich habe 
insgesamt 12 IDDR Elemente. Also habe ich bei der Timing Simulation alle 
12 C-Eingänge und alle 12 CB-Eingänge simuliert.

Was mir dabei aufgefallen ist, das der C und CB-Clock IMMER um 26PS 
versetzt sind. Demnach muss jedes IDDR Element einen INVERTER besitzen 
der genau 26ps Durchlaufzeit besitzt.Anders kann ich mir dies nicht 
erklären. Wenn ich einen LUT ALS Inverter verwende, dann wäre die 
Laufzeit zu den einzelenen IDDR ja unterschiedlich und die Laufzeit 
würde sicherlich länger als 26ps dauern

KANN DIES JEMAND BESTÄTIGEN?


Ich weiß das man einen DCM verwendet dies kann ich aber leider aus 
Design Gründen nicht machen.

[Christian R. (supachris)]

Hm, der IDDR als VHDL-Instanz hat auch beim V5 nur einen Takt-Eingang:

Library UNISIM;
use UNISIM.vcomponents.all;

--  <-----Cut code below this line and paste into the architecture body---->

   -- IDDR: Double Data Rate Input Register with Set, Reset
   --       and Clock Enable. 
   --       Virtex-5
   -- Xilinx HDL Language Template, version 13.4

   IDDR_inst : IDDR 
   generic map (
      DDR_CLK_EDGE => "OPPOSITE_EDGE", -- "OPPOSITE_EDGE", "SAME_EDGE" 
                                       -- or "SAME_EDGE_PIPELINED" 
      INIT_Q1 => '0', -- Initial value of Q1: '0' or '1'
      INIT_Q2 => '0', -- Initial value of Q2: '0' or '1'
      SRTYPE => "SYNC") -- Set/Reset type: "SYNC" or "ASYNC" 
   port map (
      Q1 => Q1, -- 1-bit output for positive edge of clock 
      Q2 => Q2, -- 1-bit output for negative edge of clock
      C => C,   -- 1-bit clock input
      CE => CE, -- 1-bit clock enable input
      D => D,   -- 1-bit DDR data input
      R => R,   -- 1-bit reset
      S => S    -- 1-bit set
      );

   -- End of IDDR_inst instantiation

Zu finden in ISE unter den Language Templates. Ich wette, das 
funktioniert genau wie beim Virtex 4 nur mit dem 0° Clock.

Edit: Steht auch im User Guide des Virtex 5:

Virtex-5 devices have dedicated registers in the ILOGIC to implement input double-datarate
(DDR) registers. This feature is used by instantiating the IDDR primitive.
There is only one clock input to the IDDR primitive. Falling edge data is clocked by a
locally inverted version of the input clock. All clocks feeding into the I/O tile are fully
multiplexed, i.e., there is no clock sharing between ILOGIC and OLOGIC blocks.

[Sebastian (Gast)]

Danke für die Infos.

Dann kann ich den IDDR doch auch ohne Probleme mit einem nicht 
konstanten Clock benutzen. Ich dachte schon der benötigt ein PLL oder 
DCM.


Dann wird der CB demnach automatisch immer vom ISE Tool verbunden.

[Duke Scarring (Gast)]

Abgesehen davon, das Dein Problem erstmal behoben ist:

Sebastian schrieb:
> Bis jetzt habe ich immer auf Schematic Ebene den IDDR benutzt. Dort ist
> der CB Eingang nicht vorhanden.
Versuch mal ganz schnell vom Schemetic Entry wegzukommen. Das ist zum 
effektiv arbeiten nicht brauchbar.
Auf der schematic-Ebene macht man quasi immer eine Strukturbeschreibung. 
Erst mit VHDL oder Verlog erschließt sich die teilweise sehr gut 
synthetisierbare Verhaltensbeschreibung.

Duke