Vergleich: unsigned mit Konstante

[marc (Gast)]

Hallo zusammen,

ich versuche in VHDL verzweifelt einen unsigned-Vektor mit einer 
konstante zu vergleichen... also:

control_done: out std_logic;
signal len: unsigned ( ADDRESSWIDTH-1 downto 0);

control_done <= (len = 0);

Quartus bringt mir dabei jedoch immer folgende Meldung:
can't determine definition of operator ""="" -- found 0 possible 
definitions

Mir ist klar, dass er nicht kapiert wie er eine Konstante mit unsigned 
vergleichen kann. Wie mach ich dies jedoch richtig?
Kann mir da jemand auf die Sprünge helfen?

Besten Dank
Marc

[Engineer (Gast)]

Du musst len mit einem Vektor vergleichen:

control_done <= (len = (others => '0'));

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Engineer schrieb:
> control_done <= (len = (others => '0'));
Das wird (vermutlich) nicht gehen, weil
1. die Länge des Vektors nicht bekannt    und
2. der Ergebnistyp des Vergelcih boolean, control done aber std_logic 
ist. Ich schlage das hier vor:

 control_done <= '1' when len = (len'range => '0') else '0';

[Klaus (Gast)]

Lothar Miller schrieb:
> Ich schlage das hier vor:
>
>  control_done <= '1' when len = (len'range => '0') else '0';

Oder:

control_done <= '1' when len = to_unsigned(0, len'length) else '0';

Hat der Vorteil, dass du jede beliebige Zahl im Dezimalformat eintragen 
kannst.

[marc (Gast)]

danke leute,
habt mir weiter geholfen.

grüsse