VHDL: "einfach" Signalerzeugung

[Full W. (realjey)]

Hallo Forum,

ich möchte ein einfaches Ausgangssignal mit einem CPLD ausgeben. Dieses 
soll abhängig von CLK=40MHz (clock cycle=25ns) und zwei Registersettings 
kreiert werden.

Bräuchte mal nen Ansatz, da ich vhdl-Beginner bin, ich denke das ist 
rel. einfach...

a) Das Signal z soll nur soviele CLK-cycles "high"=1 sein, wie es in 
Register1 (x) steht.
b) Das Signal z so nachfolgend solange "low"=0 sein, wie es in Register2 
(y) steht.

Steht also in Register1 0100=4 und in Register2 0010=2 soll das Signal 
4x25ns=100ns lang "high" sein und nachfolgend 2x25ns=50ns "low" sein. 
Danach startet das Signal von vorne: 100ns "high, 50ns "low" usw...

Hab mal 2 Beispiele angehangen.

Die Frage ist jetzt, wie ich hier vorgehe...Benutze ich für das Signal z 
einen vector oder benutze ich einen Zähler mit integer range oder...?

THX for RE!
jey

[P. S. (sw1ft)]

schau dir mal das Programm auf Lothar Miller seiner Seite an zum LED 
blinken. Das ist so ziemlich genau das was du suchst.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

full well schrieb:
> a) Das Signal z soll nur soviele CLK-cycles "high"=1 sein, wie es in
> Register1 (x) steht.
Wie sieht es aus, wenn da 0 steht?
0 Zyklen '1', also immer '0' am Ausgang?

Aber wie sieht es aus, wenn in beiden Registern 0 steht?

[Full W. (realjey)]

Lothar Miller schrieb:
> Wie sieht es aus, wenn da 0 steht?
> 0 Zyklen '1', also immer '0' am Ausgang?
>
> Aber wie sieht es aus, wenn in beiden Registern 0 steht?

gute Frage :) Da ich die Registerwerte per µC setzten möchte (8bit 
Datenbus), habe ich das ja eigendlich selbst in der Hand...

Das Signal z muss mind. 100µs und darf max. 10ms "low" sein, was 
kleineres/größeres darf es nicht geben, wird etwas kleineres gesendet, 
wird es verworfen...

Die "high"-Dauer liegt auch in festen Grenzen...

Wie ich das sauber programmiere weiss ich noch nicht, da wende ich mich 
dann vertrauensvoll wieder an euch hehe...

aber nochmal zurück zu meinem Anfangsproblem: Ich habe mal Anhand deiner 
Seite folgendes programmiert:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity z_gen is port(
        clock:          in std_logic; --40MHz
        z:              out std_logic); --output signal: synchron zu clock!
end z_gen;

architecture z_timing of z_gen is
signal x_hightime : integer range 0 to 5:=0;  --Anzahl clock-zyklen "high"
signal y_lowtime  : integer range 0 to 5:=0;  --Anzahl clock-zyklen "low"
signal t          : std_logic := '0';         --flag für counter-end

begin
  process begin
      wait until rising_edge(clock);
          if (x_hightime <4) then -- x<4? => x kleiner 4x25ns=100ns
            x_hightime<=x_hightime+1; --zaehler+1 cycle
            z<='1';            --output=high solange x_hightime<100ns
            t<='0';            --flag=0
          else
            t<='1';            --flag=1 (high-time-ende)
          end if;
          
          if(t='1') then       --wenn high-time-ende zähle y hoch "low"
            if(y_lowtime<4) then
              y_lowtime<=y_lowtime+1;
              z<='0';
            else
              y_lowtime<=0; --wenn beide zaehler fertig: restart x,y
              x_hightime<=0;
            end if;
          end if;
  end process;
        
end z_timing;

Allerdings zählt er immer einen "low" zuviel, bei den gegebenen settings 
high=4 und low=4 macht er 4 cycles "1" und 5 cycles "0"...wieso? siehe 
Anhang...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

full well schrieb:
> Allerdings zählt er immer einen "low" zuviel, bei den gegebenen settings
> high=4 und low=4 macht er 4 cycles "1" und 5 cycles "0"...wieso?
Latency. Weil du synchron bist, wirst du immer mindestens 1 high oder 
low haben. Das ist der, den du zuviel hast...

Probiers mal so:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity BlinkHiLo is
    Port ( clk  : in  STD_LOGIC;
           outp : out STD_LOGIC;
           hi   : in  STD_LOGIC_VECTOR (3 downto 0);
           lo   : in  STD_LOGIC_VECTOR (3 downto 0));
end BlinkHiLo;

architecture Behavioral of BlinkHiLo is
  signal cnt : integer range 0 to 15 := 1;
  signal o :   std_logic := '0';
begin
  process begin
     wait until rising_edge(clk);
     cnt <= cnt+1;
     if (o='0' and cnt=to_integer(unsigned(lo))) then 
        cnt <= 1;  -- bei 1 beginnen wegen Latency
        o   <= '1'; 
     end if;
     if (o='1' and cnt=to_integer(unsigned(hi))) then 
        cnt <= 1;  -- bei 1 beginnen wegen Latency
        o   <= '0'; 
     end if;
--     if (to_integer(unsigned(lo))=0) then -- Dauer-High
--        o <= '1'; 
--     end if;
--     if (to_integer(unsigned(hi))=0) then -- Dauer-Low
--        o <= '0'; 
--     end if;
  end process;
  outp <= o;
end Behavioral;

[Full W. (realjey)]

das passt einwandfrei :) thx!

[Full W. (realjey)]

hm, passt doch nicht so 100% :/

Die Sache ist jetzt folgende:

Ich möchte die lowtime nur in 100µs-Steps einstellen.

Der Bereich in der sich die lowtime befindet, soll zwischen 100µs bis 
10ms einstellbar sein.

Das würde aber bei CLK=40MHz->10ms/25ns=400.000 clockcycles entsprechen, 
wofür ich ein 19bit-Register benötigen würde, was ich aber definitiv 
nicht möchte (16bit Registertiefe is absolutes max.) und ich benötige so 
eine große Auflösung auch garnicht.

Mein Ziel ist es also, über das low-Register die lowtime in 100µs-Steps 
einstellen zu können.

Meine Idee war jetzt, ich multipliziere einfach den Registerwert mit 
4.000.

Steht also im Register eine "1"=0001, würde diese mit 4000 multipliziert 
werden, was wiederum eine lowtime von 100µs bedeuten würde 
(4000x25ns=100µs), bei einer "2"=0010 wären es 200µs,... bei 
"100"=1100100 wäre das maximum=10ms erreicht. Das Register müsste also 
max. 7bit tief sein.

Allerdings scheint mich diese Multiplikation NULL weiterzubringen, sie 
funktioniert zwar in der Theorie (Modelsim), auf meinem CPLD ist aber 
nicht genügend Platz für diese Berechnung...verbraucht extrem viele 
Marcozellen, ich habe nur 144 :)

Hier mein Code:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity topModule_19 is
    Port ( CLK  : in  STD_LOGIC;
  MSP  : out STD_LOGIC;
  DATA7 : in std_logic;
  DATA6 : in std_logic;
  DATA5 : in std_logic;
  DATA4 : in std_logic;
  DATA3 : in std_logic;
  DATA2 : in std_logic;
  DATA1 : in std_logic;
  DATA0 : in std_logic;
  --hightime=41580MCLK
  hi   : in  STD_LOGIC_VECTOR (15 downto 0):="1010001001101100"; 
  --lowtime=100µs=4000x1x25ns    
  lo   : in  STD_LOGIC_VECTOR (6 downto 0):="0000001");
end topModule_19;

architecture Behavioral of topModule_19 is
  signal cnt : integer range 0 to 65535 := 1;
  signal o :   std_logic := '0';
begin
  process begin
     wait until rising_edge(clk);
     cnt <= cnt+1;
     --Auflösung high=itime=100µs (25ns*4000=100µs)
     if (o='0' and cnt=4000 * to_integer(unsigned(lo))) then 
        cnt <= 1;  -- bei 1 beginnen wegen Latency
        o   <= '1'; 
     end if;
     if (o='1' and cnt=to_integer(unsigned(hi))) then 
        cnt <= 1;  -- bei 1 beginnen wegen Latency
        o   <= '0'; 
     end if;
  end process;
  MSP <= o;
end Behavioral;

Wie bekomme ich eine Auflösung von 100µs für die lowtime ohne das das 
meinen CPLD sprengt?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

full well schrieb:
> würde diese mit 4000 multipliziert
Auf der Hardware können nur 2er-Potenzen durch simple Umverdrahtung 
optimiert werden!
Probiers mal mit 4096...