FSL doppel lesen in zwei Takten

[olpo (Gast)]

Hallo Welt,

ich möchte Daten aus einem Xilinx FSL_Bus lesen.
Allerdings scheint die Doku nicht ganz richtig zu sein. Oder liege ich 
falsch?
So wie in der Doku beschrieben, kann ich doch zweimal die Fifo poppen in 
zwei Takten. ( siehe Anhang).
Wenn ich das probiere, liegen im zweiten Takt aber immer noch die alten 
Werte an.

entity user_logic is
  port(
  FSL_Clk      : in  std_logic;
  FSL_Rst      : in  std_logic;
  FSL_S_Read   : out std_logic;
  FSL_S_Data   : in std_logic_vector(0 to 31);
  FSL_S_Exists : in  std_logic; );
end entity user_logic;

architecture Beispiel of user_logic is
  
  type STATE_TYPE is ( eins, zwei);
  signal state : STATE_TYPE;

  signal fsl_s_data_i : std_logic_vector(31 downto 0);

  signal var          : std_logic_vector( 31 downto 0);

begin  
     
  fsl_s_data_i    <= FSL_S_Data;

  PROCCOLI : process ( FSL_Clk) is 
  begin
    if ( FSL_Clk'event and FSL_Clk = '1') then
      if ( FSL_Rst = '1') then
  FSL_S_Read <= '0';
  var        <= ( others => '0');
        state      <= eins;
      else
  case state is

          when eins =>
      if FSL_S_Exists = '1' then
              var <= fsl_s_data_i;
              FSL_S_Read <= '1';
              state      <= zwei;
            else
              FSL_S_Read <= '0';
            end if;
    
          when zwei =>
      if FSL_S_Exists = '1' then
              var <= fsl_s_data_i;
-- hier liegt alter Wert an.
              FSL_S_Read <= '1';
              state      <= fertig;
            else
              FSL_S_Read <= '0';
            end if;
     
         end case;
      end if;
    end if;
  end process;
end architicture;

Oder muss ich zwischen jedem Pop einen Takt Pause machen?
Oder kann man das Problem anders lösen? Vielleicht den Takt etwas 
verzögern?

[Klaus F. (kfalser)]

olpo schrieb:
> Hallo Welt,
>
> ich möchte Daten aus einem Xilinx FSL_Bus lesen.
> Allerdings scheint die Doku nicht ganz richtig zu sein. Oder liege ich
> falsch?
Die Doku wird schon stimmen.

> So wie in der Doku beschrieben, kann ich doch zweimal die Fifo poppen in
> zwei Takten. ( siehe Anhang).
> Wenn ich das probiere, liegen im zweiten Takt aber immer noch die alten
> Werte an.
Simuliere Dein Design, dann wirst Du sehen, dass FSL_S_Read falsch 
gesetzt wird.

> Oder muss ich zwischen jedem Pop einen Takt Pause machen?
> Oder kann man das Problem anders lösen?
FSL_READ muss kombinatorisch gesetzt werden.

> Vielleicht den Takt etwas
> verzögern?
Gott bewahre ...

[olpo (Gast)]

Ahja danke.

Und wie ist das bei dem folgenden Beispiel?
Sieht ziemlich riskant aus, oder? Sollte ich da besser eine Pause 
machen?

cnt : unsigned ( 7 downto 0);

begin 

  FSL_S_Read <= FSL_S_Exists AND state = eins AND cnt /= 0
                else '0';

  PENG_PENG : process ( FSL_Clk)
  begin
    if FSL_Clk'event and FSL_Clk = '1' then
      ...
     
      when eins =>
        if cnt /= 0 then
          if FSL_S_Exists = '1' then
            cnt = cnt - 1; -- RISIKO?
         -- FSL_S_Read = '1';
         ...

[olpo (Gast)]

Wahrscheinlich wird die FSL_Fifo das FSL_S_Read <= '1' übersehen, wenn 
cnt von 1 auf 0 dekrementiert wird, oder?
Wie könnte ich das lösen?

[olpo (Gast)]

ok ok, bin ja schon selber drauf gekommen.

FSL_S_Read <= FSL_S_Exists AND state = eins AND cnt_BUF /= 0
                else '0';

  PENG_PENG : process ( FSL_Clk)
  begin
    if FSL_Clk'event and FSL_Clk = '1' then
      ...
     
      when eins =>
        if cnt /= 0 then
          if FSL_S_Exists = '1' then
            cnt_BUF <= cnt;
            cnt <= cnt - 1;
         -- FSL_S_Read <= '1';