Forum: FPGA, VHDL & Co. maximale Frequenz für non clock net input


von Takter (Gast)


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Ich muss mehrere Daten mit ihren eigenen Takten einlesen (bis zu 50Mhz) 
die LVDS geliefert werden. Kann ich das mit asynch fifos bauen, indem 
ich den Takteingang ohne PLL als clock nutze? Ich habe nicht gneug 
buffer.

von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite


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Takter schrieb:
> Kann ich das mit asynch fifos bauen,
Asynchrone Fifos kann ich mir am ehesten als Laufzeit vorstellen.

> Ich habe nicht gneug buffer.
Lies mal den Artikel zur Netiquette und dann deinen Post. Könntest 
du deine eigene Frage beantworten, wenn du nicht mal weißt, um was für 
ein IC es sich dreht...Und um welche LVDS-Signale es geht.... Und um 
welchen Takt...

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