Hallo kann mir einer sagen was und wie ein wrapper funktioniert? müsste ein VHDL modul in Verilog wandeln
ein Wrap(per) ist nichts anderes als ein gut schmeckender Teigmantel, der um das Gemüse gewickelt wird.
Ben schrieb: > Hallo kann mir einer sagen was und wie ein wrapper funktioniert? http://www.dict.cc/englisch-deutsch/wrapper.html Ein "Wrapper" macht genau das, was seine deutsche Übersetzung verspricht: er verpackt ein Modul so, dass es in der originalen Sprache verbleiben kann und mit den Spracheelementen der neuen Sprache darauf zugegriffen werden kann. > müsste ein VHDL modul in Verilog wandeln Er nimmt also durch eine "Umverpackung" nur die "Durchverdrahtung" vor. Es wird dabei aber nichts gewandelt: das VHDL-Modul bleibt VHDL, es wird einfach eine wohlschmeckende Verilog-Hülle drumrumgebaut... ;-)
Kan asta schrieb: > Nunja, ein Wrapper kann auch Verilog verpacken und für VHDL ein > passendes Interface bereitstellen. Ja nun, aber die Frage war halt genau andersrum... ;-) Wie Ben schrieb: > müsste ein VHDL modul in Verilog wandeln
Kan asta schrieb: > kommt drauf an ob man den Wrap von außen oder innen betrachtet. Ja, so ist das... ;-) Da fällt mir ein: warum ist Geschenkpapier nur einseitig bedruckt?
Lothar Miller schrieb: > warum ist Geschenkpapier nur einseitig bedruckt? weil es nicht zum Essen ist.
@Ben: sorry Ben heut ist Trolltag. Leider weiß ich auch nicht genau, wie man deinen Wrapper schreiben sollte.
und allgemein gibt es da keinen Link im Netz oder ein Beispiel. Steh bisschen in Zeitdruck und brauch einen Wrapper für mein vhdl modul.
Ben schrieb: > Steh bisschen in Zeitdruck und brauch einen Wrapper für mein vhdl modul. Schlechte Kombi. In welcher Sprache bist du heimisch, VHDL oder Verilog?
Welche Software benutzt du? Was hast du damit vor? Um was für ein Projekt handelt es sich?
ich benutze lattice Diamont 1.4 und das soll ein Modul für einen Lattice Mico32 custom component werden, der nur das doofe verilog schluckt.
mhh es gibt VHDL 2 Verilog Compiler, aber wg. den Datentypen ist das nicht in 100% der Fälle problemlos möglich. Schau mal hier: http://www.syncad.com/verilog_vhdl_translator.htm
Soweit ich mich erinnere, erzeugt der mico32 systembuilder den vhdl wrapper gleich mit.
Tja ist halt Freitag ! Da sind die ganzen Gehüüänee voll und es kommt zum Mund wieder raus.
Kan asta schrieb: > Modelsim z.B. für Simulation sollte beides schlucken. Ja, aber nur wenn man die passenden Lizenzen hat :-/ Duke
Duke Scarring schrieb: > Kan asta schrieb: >> Modelsim z.B. für Simulation sollte beides schlucken. > Ja, aber nur wenn man die passenden Lizenzen hat :-/ Bei Lattice ist der Aldec Simulator dabei, der kann bilangual... ;-)
Du brauchst doch nur eine kleine verilog Datei, die dein VHDL Modul instanziiert. Sowas ist doch schnell geschrieben, da musst du lediglich mal schnell schauen, wie man Module in Verilog einbindet. Eventuell gibts bei Lattice auch so eine Funktion, die dir gleich ein Instanziierungs-Tamplate für ein Modul erzeugt. Xilinx ISE kann das ja auch. Aber dein Simulator muss dann beide Sprachen gleichzeitig simulieren können, wenn du nur einen Wrapper drum herum schreibst. Bei ModelSim beispielsweise kostet das richtig extra Geld.
Durchführung Wrapper: Du schreibst eine reine VHDL Datei. In der must du nur die Signale in ein component deklarieren und dann ein binden. Genau wie due es bereits aus VHDL gewöhnt bist. Das der Code der Componetnet in Verilog ist, schnallt die Fitting Software automatisch. Es gibt keine Datei in der VHDL mit Verilog vermischt wird. @Lothar dein Geschenkpapier war wieder ein Schmankerl 1.Klasse.
Ben schrieb: > Kannst du mir ein Beispiel geben wie man das VHDL Modul in Verilog > instanziierte ? Beispiel z.B. hier: http://www.edaboard.com/thread121395.html
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