Unconstrained Arrays mit ModelSim simulieren

[marc (Gast)]

hallo zusammen,

kann mir jemand erklären warum ModelSim(v10.1a) mit folgendem Code nicht 
zurecht kommt?

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all ;

package image_stream_pkg is
     
  -- Imagestream definieren
  type t_streamdata is array(natural range <>) of unsigned(natural range <>);

end package image_stream_pkg;

Es erscheint folgende Fehlermedlung:
# ** Error: ..image_stream_pkg.vhd(17): near "<>": syntax error
# ** Error: ..image_stream_pkg.vhd(20): VHDL Compiler exiting

Ich meinte, dass ModelSim ab der Version 10.1 unconstrained arraytypen 
unterstützt? Oder was mache ich falsch?
Das Design lässt kann ich unter Quartus 11.1 problemlos synthetisieren.

Kann mir jemand weiterhelfen?

Grüsse Marc

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

marc schrieb:
> Ich meinte, dass ModelSim ab der Version 10.1 unconstrained arraytypen
> unterstützt?
Schon lange tut es das, denn schon ein std_logic_vector ist ein 
unconstrained Array... :-o

Lies mal den Beitrag "VHDL: variable Breite bei (2D)-Array-Ports?"

[Duke Scarring (Gast)]

Versuch's mal so:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all ;

package image_stream_pkg is
     
  -- Imagestream definieren
  type t_streamdata is array(natural range <>) of unsigned;

end package image_stream_pkg;

Duke

[diplomand (Gast)]

marc schrieb:
> kann mir jemand erklären warum ModelSim(v10.1a)

Ich habs mit ner älteren Version 10.0 probiert und da hat ModelSim noch 
kein VHDL 2008 bzw. nur vereinzelt unterstützt.

Bin dann relativ schnell auf RivieraPro umgestiegen und mit dem komm ich 
viel besser zurecht.