ISE übersetzt irgend wie nur Mist

[Ben S. (theben)]

Hallo Leutz

Ich programmiere hier mit meinem Spartan 3AN Starter Kit und bin gerade 
dabei eine 4 Stellige 7-Segmentanzeige an zu steuern. Hier erstmal mein 
Programm:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity segment is
    Port ( clk : in  STD_LOGIC;
        schalter : in  STD_LOGIC;
           led : out  STD_LOGIC;
           segstelle : out  STD_LOGIC_VECTOR (3 downto 0);
           segled : out  STD_LOGIC_VECTOR (7 downto 0));
end segment;

architecture Behavioral of segment is

signal c : integer range 0 to 24999999 := 0;
signal segclkx : integer range 0 to 4999:= 0;
signal x : std_logic := '0';
signal seg1 : STD_LOGIC_VECTOR (7 downto 0) := "11111111";
signal seg2 : STD_LOGIC_VECTOR (7 downto 0) := "11111111";
signal seg3 : STD_LOGIC_VECTOR (7 downto 0) := "11111111";
signal seg4 : STD_LOGIC_VECTOR (7 downto 0) := "11111111";
signal segclk : std_logic := '0';
signal modi : integer range 0 to 4 := 0;

begin
--hier wird eine LED zum blinken gepracht
ledclock: process 
  begin
  wait until rising_edge(clk);
    if (c<24999999) then
    c <= c+1;
  else
    c <= 0;
    x <= not x;
  end if;
end process ledclock;
--hier wird der Takt für das weiterschalten der Segment Stelle generiert
segclock: process 
  begin
  wait until rising_edge(clk);
  if (segclkx<4999) then
    segclkx <= segclkx+1;
    segclk <= '0';
  else
    segclkx <= 0;
    modi <= modi+1;
    if (modi=3) then
      modi <= 0;
    end if;
    segclk <= '1';    
  end if;
end process segclock;
--der Schalter wählt zwei verschiedene Texte aus
schalt: process(schalter)
  begin
  if (schalter = '1') then
        --   abcdefgD
    seg1 <= "10010001";    -- H
    seg2 <= "01001001";    -- S
    seg3 <= "11111101";    -- -
    seg4 <= "11100011";    -- L
  else
    seg1 <= "00100100";    -- 2
    seg2 <= "00000011";    -- 0
    seg3 <= "10011111";    -- 1
    seg4 <= "00100101";    -- 2
  end if;
end process schalt;
--hier werden werden die einzelnen Stellen und Bitmuster geladen
segment: process
  begin
  wait until rising_edge(segclk);
  if (modi = 0) then
    segled <= seg1;
    segstelle <= "0111";
  elsif (modi = 1) then
    segled <= seg2;
    segstelle <= "1011";
  elsif (modi = 2) then
    segled <= seg3;
    segstelle <= "1101";
  elsif (modi = 3) then
    segled <= seg4;
    segstelle <= "1110";
  end if;
end process segment;
-- übertrag des Anzeigewertes auf die LED
led <= x;

end Behavioral;

So und nun zu meinem Problem. Die Anzeigen auf der Segmentanzeige 
stimmen nicht. Laut Test Bench läuft das Programm korrekt. Jedoch auf 
dem Bord sind immer wieder einzelne Segmente falsch oder ganze Stellen 
werden vertauscht. Um zu sehen ob es sich um falsches Bitmuster handelt 
habe ich einfach mal ein einzelnes Segment Z.B. einen Punkt mit 
eingefügt also aus:

seg4 <= "00100101";

 einfach:

seg4 <= "00100100";

 Jetzt sollte sich ja auf der Anzeige nur dieser Punkt ändern aber nein 
es verändert sich die kommplette Anzeige. Wie schon gesagt in der Test 
Bench läuft alles korrekt. Da muss doch irgend was beim übersetzen 
schief laufen?

[B. (Gast)]

Was sagen deine LOC?  Stimmen die? Oder hast Du welche vergessen?

Wo ist die PLL?

Oder Du hast ein Startproblem und einer der Counter arbeitet nicht mit 
dem Startwert, den Du Dir denkst.

Was sagt ChipScope?

[L. (Gast)]

> ledclock: process
>   begin
>   wait until rising_edge(clk);
das funktioniert in der Simulation, aber in der Synthese nicht!
Verwende
if rising_edge(clk) then

>     if (c<24999999) then
>     c <= c+1;
>   else
>     c <= 0;
>     x <= not x;
>   end if;
end if;
> end process ledclock;

In diesem Prozess ein ganz böses Faul indem du hier den clock "segclk" 
verwendest. Dieser kommt von der Logic und ist einfach nur Pfui. Lass 
diesen Prozess mit deinem "clk" laufen und verwende ein clock enable 
signal von dem Prozess, wo du deinen Takt langsamer machst.
z.B.
if rising_edge(clk) then
  if segclk_en = '1' then
    -- hier code für langsame Takt
  end if;
end if;
> --hier werden werden die einzelnen Stellen und Bitmuster geladen
> segment: process
>   begin
>   wait until rising_edge(segclk);
>   if (modi = 0) then
>     segled <= seg1;
>     segstelle <= "0111";
>   elsif (modi = 1) then
>     segled <= seg2;
>     segstelle <= "1011";
>   elsif (modi = 2) then
>     segled <= seg3;
>     segstelle <= "1101";
>   elsif (modi = 3) then
>     segled <= seg4;
>     segstelle <= "1110";
>   end if;
> end process segment;
> -- übertrag des Anzeigewertes auf die LED
> led <= x;
>
> end Behavioral;So und nun zu meinem Problem. Die Anzeigen auf der Segmentanzeige

[hjk (Gast)]

L. schrieb:
> das funktioniert in der Simulation, aber in der Synthese nicht!

wait until rising_edge funktioniert auch in der Synthese.

Die Sensitivity List sollte nur wie in dem Beispiel leer sein sowohl für 
sim als auch syn.

[L. (Gast)]

ok, nehm ich zurück. Ist mir so noch nie untergekommen. Ist das die 
feine Art das so zu machen?

Kann man damit in einem Prozess auch zweim "wait until rising_edge" 
verwenden?

[Ben S. (theben)]

Danke L. jetzt funktioniert es auf anhieb.
Hm da sollte ich wohl mein Programmierstyl verbessern.
Weis jemand wo es ein gescheites freies Toturial für VHDL? Die Dinger 
die ich hier auf der Seite gefunden habe sind irgend wie alle Mist -> 
http://www.mikrocontroller.net/articles/VHDL

[L. (Gast)]

kannst du deinen Code nochmal posten?

auf anhieb habe ich leider keine Literatur zur Hand. Vielleicht finde 
ich auf die schnelle was brauchbares. Ich mein mal eins von Xilinx 
gesehen zu haben ...

[L. (Gast)]

kannst dir ja mal sowas hier anschauen. Ist aber kein Tutorial. Wenn man 
ein bisschen weiß was man macht, dann kann man hier mit Sicherheit 
daraus was lernen.

http://courseware.ee.calpoly.edu/cpe-269/ExternalDocs/Coding_Guidelines/VHDL_coding_guidelines.pdf

[Josef G. (bome)]

Ben S. schrieb:
> Ich programmiere hier mit meinem Spartan 3AN Starter Kit und
> bin gerade dabei eine 4 Stellige 7-Segmentanzeige an zu steuern.

Nur interessehalber: Was ist das für ein Board? Auf dem
Spartan-3AN Starterkit (von Xilinx) ist ein LCD-Display,
keine 7-Segmentanzeige.

[Ben S. (theben)]

Ja die Segmentanzeige habe ich mir selber gebaut. Da hat wieder einer 
Aufgepasst ;)
Ich suche eigentlich nen deutsch sprachiges Tutorial, ich hasse englisch 
und das verlängert die Lernphase ungemein.

Hier nochmal der fertige Coode:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity segment is
    Port ( clk : in  STD_LOGIC;
        schalter : in  STD_LOGIC;
           led : out  STD_LOGIC;
           segstelle : out  STD_LOGIC_VECTOR (3 downto 0);
           segled : out  STD_LOGIC_VECTOR (7 downto 0));
end segment;

architecture Behavioral of segment is

signal c : integer range 0 to 24999999 := 0;
signal segclkx : integer range 0 to 4999:= 0;
signal x : std_logic := '0';
signal seg1 : STD_LOGIC_VECTOR (7 downto 0) := "11111111";
signal seg2 : STD_LOGIC_VECTOR (7 downto 0) := "11111111";
signal seg3 : STD_LOGIC_VECTOR (7 downto 0) := "11111111";
signal seg4 : STD_LOGIC_VECTOR (7 downto 0) := "11111111";
signal segclk : std_logic := '0';
signal modi : integer range 0 to 4 := 0;

begin
--hier wird eine LED zum blinken gepracht
ledclock: process(clk)
  begin
--  wait until rising_edge(clk);
  if rising_edge(clk) then
      if (c<24999999) then
      c <= c+1;
    else
      c <= 0;
      x <= not x;
    end if;
  end if;
end process ledclock;
--hier wird der Takt für das weiterschalten der Segment Stelle generiert
segclock: process
  begin
--  wait until rising_edge(clk);
  if rising_edge(clk) then
    if (segclkx<4999) then
      segclkx <= segclkx+1;
      segclk <= '0';
    else
      segclkx <= 0;
      modi <= modi+1;
      if (modi=3) then
        modi <= 0;
      end if;
      segclk <= '1';    
    end if;
  end if;
end process segclock;
--der Schalter wählt zwei verschiedene Texte aus
schalt: process(schalter)
  begin
  if (schalter = '1') then
    --       abcdefgD
    seg1 <= "10010001";    -- H
    seg2 <= "01001001";    -- S
    seg3 <= "11111101";    -- -
    seg4 <= "11100011";    -- L
  else
    seg1 <= "00100101";    -- 2
    seg2 <= "00000011";    -- 0
    seg3 <= "10011111";    -- 1
    seg4 <= "00100101";    -- 2
  end if;
end process schalt;
--hier werden werden die einzelnen Stellen und Bitmuster geladen
segment: process(clk)
  begin
--  wait until rising_edge(segclk);
  if rising_edge(clk) then
    if (modi = 0) then
      segled <= seg1;
      segstelle <= "0111";
    elsif (modi = 1) then
      segled <= seg2;
      segstelle <= "1011";
    elsif (modi = 2) then
      segled <= seg3;
      segstelle <= "1101";
    elsif (modi = 3) then
      segled <= seg4;
      segstelle <= "1110";
    end if;
  end if;
end process segment;
-- übertrag des Anzeigewertes auf die LED
led <= x;

end Behavioral;

[gerhard (Gast)]

Die Initialisierungen in der Deklaration der signals haben für die 
Synthese keinerlei Bedeutung.

Gruß, Gerhard

[Martin B. (martin_b35)]

Das war einmal Gerhard

[Duke Scarring (Gast)]

Ben S. schrieb:
> Hier nochmal der fertige Coode:
Hast Du auch noch eine Testbench dazu?

Duke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

gerhard schrieb:
> Die Initialisierungen in der Deklaration der signals haben für die
> Synthese keinerlei Bedeutung.
Die Synthesizer können das heutzutage für alle SRAM-basierten FPGAs. Und 
die müssen zum Power-Up sowieso erst mal geladen werden. Speziell für 
Xilinx: siehe das WP272, in dem vorrangig der Reset abgehandelt wird, 
und als Abhilfe für den "Entwickler-Reset-Knopf" eben diese Defaultwerte 
empfohlen werden.

L. schrieb:
>>   wait until rising_edge(clk);
> das funktioniert in der Simulation, aber in der Synthese nicht! Verwende
> if rising_edge(clk) then
Natürlich funktioniert das tadellos:
http://www.lothar-miller.de/s9y/archives/16-Takt-im-Prozess.htmlz
Die Synthese kann sogar noch einiges mehr:
http://www.lothar-miller.de/s9y/archives/47-wait-im-Prozess.html

> In diesem Prozess ein ganz böses Faul indem du hier den clock "segclk"
> verwendest
Richtig! Denn damit werden hier zwei Taktdomänen aufgemacht, mit allen 
resultierenden Seitenwirkungen. Und insbesondere die unkalkulierbare 
Laufzeit des hier im Routign-Netzwerk verteilten Taktes ist 
unkalkulierbar und bringt seltsame Effekte mit sich...

[TittiKlopper (Gast)]

>Kann man damit in einem Prozess auch zweim "wait until rising_edge"
>verwenden?


Simulation: Ja
Synthese: Nein

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

TittiKlopper schrieb:
>>Kann man damit in einem Prozess auch zweim "wait until rising_edge"
>>verwenden?
> Simulation: Ja
> Synthese: Nein
Wie schon im Beitrag "Re: ISE übersetzt irgend wie nur Mist" 
gepostet: wenn die Rahmenbedingungen passen (nur 1 Takt, nur 1 Flanke), 
ist die Antwort beidesmal "Ja".
Der Ausgangspunkt war der Beitrag "Tesbench synthetisierbar machen".

hjk schrieb:
> wait until rising_edge funktioniert auch in der Synthese.
> Die Sensitivity List sollte nur wie in dem Beispiel leer sein sowohl für
> sim als auch syn.
Sie muss leer sein, denn ein Prozess mit Sensitivliste ist nicht 
anderes, als der einfachste vorstellbare Prozess mit nur einem einzigen 
"wait until"...
Eine Sensitivliste ist also nur ein (einziges) "wait until" ganz am 
Anfang eines Prozesses.

[Joerg W. (joergwolfram)]

Als "Nachschlagewerk" benutze ich hauptsächlich das:

http://tams-www.informatik.uni-hamburg.de/vhdl/doc/kurzanleitung/vhdl.pdf

Gruß Jörg

[TittiKlopper (Gast)]

>Die Synthese kann sogar noch einiges mehr:
>http://www.lothar-miller.de/s9y/archives/47-wait-i...


Man kann einem Anfänger doch nicht so ein Gerotze als Lern-Standard 
vorsetzen! Nachher denkt man noch, dass man jede Zustandsmaschine so 
beschreiben könne ...

Also bleibe ich dabei:


Simulation: Ja
Synthese: Nein

[Duke Scarring (Gast)]

TittiKlopper schrieb:
> Man kann einem Anfänger doch nicht so ein Gerotze als Lern-Standard
> vorsetzen!
Das ist Deine persönliche Meinung.

Und das auch.
TittiKlopper schrieb:
> Simulation: Ja
> Synthese: Nein


Ich weiß Lothars Kompetenz und Engagement zu schätzen. Wenn Du das nicht 
kannst, behalte Deine Meinung für Dich.

Dann kann ich in Ruhe meine Prozesse weitersynthetisieren:

    seq : process
    begin
        wait until rising_edge(clk);
        r <= rin;
        if rst = '1' then
            r <= default_reg_c;
        end if;
    end process;

Duke

[TittiKlopper (Gast)]

Duke, dein Prozess ist völlig in Ordnung.

Wir sprachen jedoch von mehrerern "wait until rising_edge"-Abfragen in 
einem Prozess.
Ich behalte meine Meinung nicht für mich, weil es einfach nur ein Unding 
ist, Zustandsmaschinen wie von Lothar vorgeschlagen (für die Synthese) 
so zu beschreiben.

Pro (Synthese-)Prozess darf es nur eine "wait until 
rising_edge"-Anweisung geben. Alles andere ist Synthese-Tool-Luxus und 
kein Standard.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

TittiKlopper schrieb:
> Man kann einem Anfänger doch nicht so ein Gerotze als Lern-Standard
> vorsetzen! Nachher denkt man noch, dass man jede Zustandsmaschine so
> beschreiben könne ...
Das wird der geneigte Anfänger dann schon merken, dass es so nicht geht. 
Der dazu nötige Prozess heißt "Lernen". Was ist an "Lernen" so schlimm?

> Man kann einem Anfänger doch nicht so ein Gerotze als Lern-Standard
> vorsetzen!
Ich habe nicht behauptet, dass man das so machen solle. Ich selber war 
sehr verwundert, dass das überhaupt geht. Und habe dann ausprobiert, wie 
weit man da gehen kann.

> Pro (Synthese-)Prozess darf es nur eine "wait until rising_edge"
> Anweisung geben. Alles andere ist Synthese-Tool-Luxus
Ein Blick über den Tellerrand kann nämlich nicht schaden. So sieht man 
schnell mal, wieviel "Luft " man noch hat...
> und kein Standard.
Standard? Dann müssen wir uns auf den kleinsten gemeinsamen Nenner 
beziehen und noch heute die Prozesse wie in den Lehrbüchern aus dem 
letzten Jahrtausend schreiben:

process (reset, clk) begin ...

Und dass das abhängig von der FPGA-Familie Murks (bei Xilinx) oder 
überaus hilfreich (Lattice MachXO) ist, das kann man in den 
entsprechenden AppNotes der Hersteller nachlesen.

Da findet man z.B. auch raus, dass beim Spartan 6 ein Initialwert 
idealerweise gleich einem Reset-Wert sein sollte, weil dann Kombinatorik 
gespart wird...

> und kein Standard.
Nehmen wir man den hier:
http://www.lothar-miller.de/s9y/archives/79-use_new_parser-YES.html
Was beim einen Parser "Standard" ist (Synplify) kann XST nicht. XST 
kanns aber, wenn man den neuen Parser nimmt. Dazu auch die Beiträge: 
https://www.mikrocontroller.net/search?query=use_new_parser
Und: was ist denn jetzt Standard?
VHDL selber kann das alles schon und noch viel mehr...


Duke Scarring schrieb:
> Dann kann ich in Ruhe meine Prozesse weitersynthetisieren:
In locker 95% aller Fälle kommt man so komplett synchron und 
beschwerdefrei mit korrekten Simulationen auch ohne VHDL 2008 durchs 
Leben...

[TittiKlopper (Gast)]

>Ein Blick über den Tellerrand kann nämlich nicht schaden.

Einen solchen Blick kann man wagen, wenn man den Weg vom Tellerboden zum 
Tellerrand hinter sich hat.



>Sonst würden wir heute noch die Prozesse wie in den
>Lehrbüchern aus dem letzten Jahrteusend schreiben:

>process (reset, clk) begin ...


Habe hier Bücher aus diesem Jahrtausend herumliegen (201x), die allesamt 
nach wie vor "process(reset, clk)" verwenden.

[TittiKlopper (Gast)]

Lothar, was macht das Synthese-Tool, wenn am Ende des Prozesses ein wait 
steht?

process begin
    dout <= '0';
    wait until rising_edge(clk10ns);
    clk <= '1';
    wait until rising_edge(clk10ns);
    clk <= '0';
    dout <= '0';
    wait until rising_edge(clk10ns);
    clk <= '1';
    wait until rising_edge(clk10ns);
    clk <= '0';
    dout <= din;
    wait until rising_edge(clk10ns);
    dout <= '1';
    wait until rising_edge(clk10ns);
    clk <= '0';
    dout <= '1';
    wait until rising_edge(clk10ns);
wait;
end process;

[Duke Scarring (Gast)]

TittiKlopper schrieb:
> Habe hier Bücher aus diesem Jahrtausend herumliegen (201x), die allesamt
> nach wie vor "process(reset, clk)" verwenden.
Traurig, daß es die Bücher noch nicht bis zum Tellerand geschafft 
haben...


TittiKlopper schrieb:
> Alles andere ist Synthese-Tool-Luxus und
> kein Standard.
Was Standard ist und was nicht findet sich in: IEEE Std 1076.6(tm)-2004
IEEE Standard for VHDL Register Transfer Level (RTL) Synthesis

Da findet man auch den folgenden Abschnitt: 6.1.3.4 Edge-sensitive 
storage with multiple waits

Dort gibt es z.B. folgendes Beispiel:

------------------------------------------------------------ 
  UartTxFunction : Process 
------------------------------------------------------------ 
  begin 
    TopLoop : loop 
      if (nReset = '0') then 
        SerialDataOut <= '1' ; 
        TxRdyReg      <= '1' ; 
      end if ; 
      wait until nReset = '0' or 
                 (rising_edge(UartTxClk) and DataRdy = '1') ; 
      next TopLoop when nReset = '0' ; 
      SerialDataOut  <= '0'; 
      TxRdyReg       <= '0'; 
      -- Send 8 Data Bits 
      for i in 0 to 7 loop 
        wait until nReset = '0' or rising_edge(UartTxClk) ; 
        next TopLoop when nReset = '0'; 
        SerialDataOut  <= DataReg(i) ; 
        TxRdyReg       <= '0' ; 
      end loop ; 
      -- Send Parity Bit 
      wait until nReset = '0' or rising_edge(UartTxClk) ; 
      next TopLoop when nReset = '0' ; 
      SerialDataOut  <= 
        DataReg(0) xor DataReg(1) xor DataReg(2) xor 
        DataReg(3) xor DataReg(4) xor DataReg(5) xor 
                       DataReg(6) xor DataReg(7) ; 
      TxRdyReg       <= '0'; 
      -- Send Stop Bit 
      wait until nReset = '0' or rising_edge(UartTxClk) ; 
      next TopLoop when nReset = '0'; 
      SerialDataOut  <= '1' ; 
      TxRdyReg       <= '1' ; 
    end loop ; 
  end process ;

Duke

[TittiKlopper (Gast)]

Sehr interessant, vor allem die Schleife.

[TittiKlopper (Gast)]

Das Beispiel aus dem IEEE-Standard führt unter SynplifyPro (F-2011.09L) 
zu folgender Fehlermeldung:

>All waits in a process must be identical

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

TittiKlopper schrieb:
> Habe hier Bücher aus diesem Jahrtausend herumliegen (201x), die allesamt
> nach wie vor "process(reset, clk)" verwenden.
Erschütternd, nicht wahr?
Insbesondere, wenn dann noch eines davon in einer speziellen Spartan 3 
Version (ISBN 0470185317) diese Konstrukte in sträflicher Weise 
anpreist, völlig das Xilinx Whitepaper WP272 missachtend...

Duke Scarring schrieb:
> IEEE Standard for VHDL Register Transfer Level (RTL) Synthesis
> Da findet man auch den folgenden Abschnitt:
> 6.1.3.4 Edge-sensitive storage with multiple waits
TittiKlopper schrieb:
> Das Beispiel aus dem IEEE-Standard führt unter SynplifyPro (F-2011.09L)
> zu folgender Fehlermeldung:
>> All waits in a process must be identical
Also hat noch nicht mal Synplify einen gewissen "Standard" erreicht...
Die Synthesizerhersteller haben noch zu tun.


TittiKlopper schrieb:
> Lothar, was macht das Synthese-Tool, wenn am Ende des Prozesses ein wait
> steht?
Ich würde sagen, das Design kommt nicht weit über den Parser raus:
>> All waits in a process must be identical