Hallo, ich habe einen Sigma Delta Wandler http://www.avagotech.com/docs/AV02-2581EN und diese will ich über FPGA mit einem Microcontroller verbinden. 1. außer dem Sinc3, was muss ich noch implementieren? 2. Muss ich zusätzlich einen Different Clock Divider implementieren? 3. wie ist es wenn ich 20 stück sigma delta wandler mit FPGA verbinden will, wie ist dann die vorgehensweise? ich habe eigentlich noch viele komischen Fragen :) aber fürs anfang diese sind genug. Danke Ftec.
cetec Ftec schrieb: > 1. außer dem Sinc3, was muss ich noch implementieren? was im PH steht > 2. Muss ich zusätzlich einen Different Clock Divider implementieren? Was soll das sein? Du bekommst 10MHz serielle Daten > wie ist es wenn ich 20 stück sigma delta wandler mit FPGA verbinden Schön ist das Was soll man dazu schreiben? Das einzige, was mir einfällt ist die Frage nach der Datenrate. 8x10MHzx16 sind nicht gerade wenig für einen Controller.
Hallo Robert, Danke fürs schnellen Antwort. >> 1. außer dem Sinc3, was muss ich noch implementieren? > was im PH steht Sorry habe nicht die Abkürzung verstanden PH=? > Du bekommst 10MHz serielle Daten Ja hast recht. > Das einzige, was mir einfällt ist die Frage nach der Datenrate. > 8x10MHzx16 sind nicht gerade wenig für einen Controller. 8 X 10MHz X 16 : kannst du das einwenig erklären.
PH = Pflichtenheft. Du musst das bauen, was gefordert ist. Das ist natürlich jetzt ein wenig lakonisch gewesen :-9 cetec Ftec schrieb: > einwenig erklären Ich wollte auch die Datenrate hinaus, habe mich aber verschrieben: cetec Ftec schrieb: > 20 stück sigma delta wandler 20 Wandler produzieren 20 x 10 MHz / 16 = 8Mio Worte. Die muss der Controller wegschaufeln, was er aber können sollte. Jetzt verstehe ich auch Deinen "ClockTeiler", denke ich: Du willst die 10MHz / 16 Teilen umd das Wort zu generieren. Macht man nicht. Du zählst einfach mit und lässt Dir bei Z=16 das Schieberegister mit den Seriellen Daten in ein Wortregister kopieren.
Hallo Robert, danke für die Informationen. ich habe versucht diese Clock dierek in der Filter zu implementieren. Ich habe aber die ganze nicht simuliert, weil ich vom tb. nicht viel verstehe. Ich hänge die vhdl Code an. 1. Kannst du bitte kontrollieren, ob dass richtig funktioniert. 2. 20 x Digital filter mit SPI Master verbinden möchte ich und dann über SPI Schnittstelle zuerst in die zweite FPGA und von dahin zur µController. Was sagst du dazu? Gruß Ftec
Gast
#2705322
cetec Ftec schrieb: > Ich habe aber die ganze nicht simuliert, weil ich vom tb. nicht viel > verstehe. Dann hast Du was zu lernen. > Ich hänge die vhdl Code an. > 1. Kannst du bitte kontrollieren, ob dass richtig funktioniert. Genau deswegen macht man eine Testbench -> zur Kontrolle, ob der Code richtig funktioniert. Bitte schreib eine kleine Testbench dazu, erst dann läßt sich der Code sinnvoll testen. Duke
Hi Duke, hast du gute Artikeln oder Seite, um Testbench verständlich zu lernen? Gruß Ftec
Gast
#2706203
Du hast nun nicht wirklich einen CIC händisch implementiert? Den gibbet als Core! Du solltest auch mal von der Architektur her etwas weiter oben ansetzen. Testbench, FSM und einen Ablauf mit der Wandleransteuerung.
Hallo Berndt, danke zuerst. Berndt schrieb: > Du solltest auch mal von der Architektur her etwas weiter oben ansetzen. > Testbench, FSM und einen Ablauf mit der Wandleransteuerung. Was muss ich weiter oben ansetzen? Gruß Ftec
Gast
#2715932
Ftec, mit deinen Frage kommst du nicht weiter. Ich empfehle dir ein VHDL-Buch zu besorgen, in dem ein wenig über Testbenches erklärt ist, z.B. VHDL - Eine Einführung (Jörg Ritter). Wenn du es nicht schaffst, dir das Schreiben von Testbenches anzueignen, stehst du DEFINITIV auf verlorenem Posten! In welchem Rahmen machst du das? Studienarbeit? Diplomarbeit? Praktikum? Autsch
Autsch schrieb: > In welchem Rahmen machst du das? > Studienarbeit? Diplomarbeit? Praktikum? das ist ein Studienarbeit. Ich lerne vhdl und bin kein profi. Gruß Ftec
Gast
#2717319
>Ich lerne vhdl Wie geagt, VHDL-Testbenches gehören dazu
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