Avalon MM Bus Addressing

[Tomy (Gast)]

Hallo zusammen,

ich arbeite gerade an NIOS ii. In Qsys habe ich ein Custom-Peripherie, 
das die Bus-Control Signals zu Custom-Logik weiterleitet:

LIBRARY   IEEE;
  USE     IEEE.STD_LOGIC_1164.ALL;
  USE     IEEE.NUMERIC_STD.ALL;

ENTITY avs_bus_interface IS
PORT
(
  -- Avalon MM slave Signals
  clk, rst_n         : in std_logic := '0';
  avs_write_n        : in std_logic := '0';
  avs_read_n        : in std_logic := '0';
  avs_address        : in std_logic_vector(11 downto 0);
  avs_writedata     : in std_logic_vector(15 downto 0);
  avs_readdata       : out std_logic_vector(15 downto 0);
  
  -- Avalon MM Controlsignals End Conduits
  write_n            : out std_logic;
  read_n             : out std_logic := '0';
  address            : out std_logic_vector(11 downto 0);
  writedata         : out std_logic_vector(15 downto 0);
  readdata           : in  std_logic_vector(15 downto 0)
  
);
END avs_bus_interface;

architecture Behavioral of avs_bus_interface is

begin

  -- pass through...
  write_n      <= avs_write_n;
  read_n       <= avs_read_n;
  address      <= avs_address;
  writedata    <= avs_writedata;
  avs_readdata <= readdata;
  
end Behavioral;

In Custom-Logik gibts dann IO-Registerfile, so mein Write-Registerfile:

LIBRARY   IEEE;
  USE     IEEE.STD_LOGIC_1164.ALL;
  USE     IEEE.NUMERIC_STD.ALL;

ENTITY SysRegFile_write IS
PORT
(
  -- Inputs Avalon MM slave
  clk, rst_n         : in std_logic := '0';
  avs_write_n       : in std_logic := '0';
  avs_address        : in std_logic_vector(11 downto 0);
  avs_writedata     : in std_logic_vector(15 downto 0);
  
  -- Ouput Register File IO
     -- 3Level RZM- Modul
    RZM_Ctrl          : out std_logic_vector(15 downto 0);
    RZM_PwmPeak        : out std_logic_vector(15 downto 0);
    RZM_tDead         : out std_logic_vector(15 downto 0);
    RZM_Ud1Ref         : out std_logic_vector(15 downto 0);
    RZM_Uq1Ref         : out std_logic_vector(15 downto 0);
    RZM_theta1         : out std_logic_vector(15 downto 0)    
);
END sysRegFile_write;

architecture Behavioral of sysRegFile_write is

begin
  
  write_regfile_pro: process (clk, rst_n)
    begin
      if rst_n = '0' then -- asyn reset
        RZM_Ud1Ref   <= (others => '0');
        RZM_Uq1Ref   <= (others => '0');
        RZM_theta1   <= (others => '0');
      elsif rising_edge(clk) and avs_write_n = '0' then
        case avs_address is
          -- 3Level RZM- Modul
          when ADD_RZM_Ctrl => RZM_Ctrl    <= avs_writedata;
          when x"000"       => RZM_PwmPeak <= avs_writedata;
          when x"001"       => RZM_tDead   <= avs_writedata;
          when x"002"       => RZM_Ud1Ref  <= avs_writedata;
          when x"003"       => RZM_Uq1Ref  <= avs_writedata;
          when x"004"       => RZM_theta1  <= avs_writedata;

          when others => NULL;
        end case;
      end if;
  end process write_regfile_pro;
        
  
end Behavioral;

Meine Frage ist, wie, mit welchem Befehl kann man in NIOS ii EDS, C-Code 
richtig zugreifen? Mit IOWR_16DIRECT, oder IOWR?
Kann mir jemand bisschen über Avalon MM in diesem Kontext erklären?

vielen Dank im Vorraus!

lg Tomy

[hans (Gast)]

ich benutze immer die macros aus der altera_avalon_pio_regs.h zum 
direkten zugriff auf einen slave

[Tomy (Gast)]

danke für Deine Antwort!

wo findet man das file? und hast Du einen Zugriff auf 16-bit Wert 
(Data-Width) ? oder 32-bit?

[hans (Gast)]

hey die datei wird im bsp projekt unter drivers erzeugt aber was du 
suchst

IORD_8DIRECT(base, offset)
 IORD_16DIRECT(base, offset)
 IORD_32DIRECT(base, offset)
 IOWR_8DIRECT(base, offset, data)
 IOWR_16DIRECT(base, offset, data)
 IOWR_32DIRECT(base, offset, data)

ist glaueb das hier. dort kannst du je nach bedarf schreiben/ lesen

[Tomy (Gast)]

danke Hans für deine Antwort!

genau ich hab dies auch benutzt, und funktioniert....

aber die Avalon Bus- Specification hab ich in diesem Kontext nicht 
verstanden...

hast du guten tutos oder beispiel für Avalon Bus Addressing?

vielen Dank im vorraus!

und ps. schönes Wochenende!

lg tomy

[hans (Gast)]

ich weiss jetzt nicht was du genau mit dem addressing meinst. die 
adressen zum schreieb lesen siehst du ja in der system.h oder in deinem 
qsys design


hans

[Tomy (Gast)]

hans schrieb:
> ich weiss jetzt nicht was du genau mit dem addressing meinst. die
> adressen zum schreieb lesen siehst du ja in der system.h oder in deinem
> qsys design

hallo,

ich hab hier ein SignalTap für Verstehen, was der Niosii macht, wenn ich 
mit IOWR_16DIRECT() oder IOWR mache.

Im Custom -Write Registerfile:

  write_regfile_pro: process (clk, rst_n)
    begin
      if rst_n = '0' then -- asyn reset
        Test   <= (others => '0');
      elsif rising_edge(clk) and avs_write_n = '0' then
        case avs_address is
          when x"003"       => Test  <= avs_writedata;
          when others => NULL;
        end case;
      end if;
  end process write_regfile_pro;

Im NiosII EDS hab versucht, auf gleiche 12-Bit Addresse 0x003 mit 0xAAAA 
zu beschreiben:

    #define AVS_BUS_INTERFACE_0_BASE 0x40000 // in system.h

    // Fall 1: 
    IOWR         (AVS_BUS_INTERFACE_0_BASE,3,0xAAAA);
    // Fall 2:
    IOWR_16DIRECT(AVS_BUS_INTERFACE_0_BASE,3,0xAAAA);
    // Fall 3:
    IOWR_16DIRECT(AVS_BUS_INTERFACE_0_BASE,(0x003<<1),0xAAAA);
    // Fall 4:
    pAVS_PIO[0x003] = 0xAAAA;

Im SignalTapII sieht man:
Fall 1:
Control-Signal: avs_write_n dauert 2- Clock Periode(gedacht aber NUR 1 
Clk-Periode!). Hier sieht so aus, er versucht 32-Bit Data auf 2 
hintereinander Addressen zu beschreiben: Address 0x006 mit Data 0xAAAA, 
Address 0x007 mit 0x0000 (warum????)
Fall 2:
Control-Signal: avs_write_n dauert 1- Clock Periode wie erwartet, aber 
wieso auf Address: 0x001 (?)
Fall 3:
avs_write_n dauert 1- Clock Periode wie erwartet, auf Address: 0x003 
->>> wie erwartet!
Fall 4:
avs_write_n dauert 1- Clock Periode wie erwartet, auf Address: 0x003 
->>> wie erwartet! Aber mit dem Trick :

volatile alt_16 *pAVS_PIO = (volatile alt_16*)(AVS_BUS_INTERFACE_0_BASE|0x80000000);

Kann jemand mir ins Licht bringen?

Vielen Dank im Vorraus!!!

Lg Tomy

[Sigi (Gast)]

zu Fall 1:
Hast du mal in deinem <BSP>/<Application>.objdump nachgeschaut,
wie der Zugriff in Assembler gemacht wird?

[Sigi (Gast)]

.., ob der Zugriff 16bittig oder 32bittig ist?

[Tomy (Gast)]

Sigi schrieb:
> zu Fall 1:
> Hast du mal in deinem <BSP>/<Application>.objdump nachgeschaut,
> wie der Zugriff in Assembler gemacht wird?

Sigi schrieb:
> .., ob der Zugriff 16bittig oder 32bittig ist?


nein... gucke mir mal an....

[Tomy (Gast)]

Sigi schrieb:
> .., ob der Zugriff 16bittig oder 32bittig ist?

man sieht in SignalTapII oben im Anhang, dass für Fall 1 nutzt der 
NiosII den Befehl :

stwio ro,0;  ->> word 32 bittig

sonst andere Fälle sieht man :

 sthio r0,0; halb word 16 bittig für Fall 2 und 3

für Fall 4:

 sth r0,0; halb word 16 bittig, nur von Fällen 2,3 unterschieden, dass im Fall 2,3 wird es nicht über Data-Cache geht (!!??)

Warum ist es im Falle 4 mit dem Trick

volatile alt_16 *pAVS_PIO = (volatile alt_16*)(AVS_BUS_INTERFACE_0_BASE|0x80000000);

wird es dann die richtige gewünschte Addresse (mit Assembly: sth r0,0) 
erzeugt?
lg Tomy