Anfängerfrage: Datenübergabe zwischen zwei Taktdomänen

[Jens Langecker (Gast)]

Hallo,

ich hab ein grundsätzliche Verständnisproblem:
In einem FPGA-Projekt habe ich zwei asynchrone Taktdomänen und möchte 
einen std_logic_vector von der einen Taktdomäne (ich nenne sie "TD1") in 
die andere ("TD2") übergeben.

1. Versuch:

signal x_TD1 : std_logic_vector(7 downto 0);

Proc_TD1 : process (Clk_TD1)
begin
   if (rising_edge(Clk_TD1)) then
      x_TD1 <= ...
   end i;
end process;

Proc_TD2 : process (Clk_TD2)
begin
   if (rising_edge(Clk_TD2)) then
      if (x_TD1 = ...) then 
         ... 
      end if;
   end i;
end process;

Jetzt denke ich, dass dies nicht sauber funktionieren kann, da die 
Taktflanken regelmäßig so ungünstig zusammenfallen werden, dass Proc_TD1 
gerade auf x_TD1 schreibt, während Proc_TD2 von x_TD1 liest. Ich denke 
mal, dass Proc_TD2 in diesem Fall ein paar neue und ein paar alte Bits 
in x_TD1 vorfindet.

Daher meine Fragen:
1. Hilft es, ein zusätzliches Register als "Synchronisierungsschritt" in 
Proc_TD2 einzubauen?

 
Proc_TD2 : process (Clk_TD2)
begin
   if (rising_edge(Clk_TD2)) then
      x_TD2 <= x_TD1;
      if (x_TD2 = ...) then 
         ...

2. Wenn das Register hilft, warum hilft es? Müsste denn nicht x_TD2 
genauso einen ungültigen Inhalt enthalten, wenn es zum falschen 
Zeitpunkt von x_TD1 liest?

3. Wie macht man das korrekt?

Danke für Eure Hilfe.

[berndl (Gast)]

Jens Langecker schrieb:
> 3. Wie macht man das korrekt?

zB so: http://www.fpga4fun.com/CrossClockDomain.html

[P. K. (pek)]

Jens Langecker schrieb:
> 3. Wie macht man das korrekt?

Nimm ein einzelnes Bit (direkter von FF zu FF über den Domain-Übergang) 
um gültige Daten zu signalisieren und schau, dass in dieser Zeit Dein 
Register stabil ist (der Pfad von Datenregister zu Datenregister kann 
dann "false_path" sein).

Ist zwar etwas langsam, könnte aber durch parallelisieren (e.g. 
Verdoppelung der Registerbreite) aufgefangen werden, falls erforderlich.