Plan Ahead 14.1 PLL oder Clk Wiz

[Sandra (Gast)]

Liebe Kollegen!

Ich habe gerade Xilinx ISE 14.1 installiert. Da angeblich alles in kürze 
auf Plan Ahead umgestellt werden soll habe ich das gleich ausprobiert. 
Alles kein Problem aber ich finde den IP Core für eine PLL oder CLK Wiz 
nicht.

Ich möchte eigentlich nur meine 100 MHz auf 2 ClkDomains teilen (75MHZ 
und 25MHz).

Ich verwende einen Virtex 5 (XC5VLX110T).

Bei ISE 13.2 hat es mit einer PLL funktioniert.

DANKE für Eure Hilfe!

Bussi
Sandy

P.S.: Das die 2 CLK Domains zusammen die 100 MHz ergeben ist Zufall.

[Duke Scarring (Gast)]

Sandra schrieb:
> ich finde den IP Core für eine PLL oder CLK Wiz
> nicht.
Wieso braucht man da einen Wizard dafür?
Ich mach da copy&paste aus dem Library-Guide und passe mir die generics 
an.
Bei Dir reicht eine DCM (CLKDV -> 25 MHz, CLKFX -> 75 MHz).

Duke

[Sandra (Gast)]

Das hab ich noch nie gemacht.

Library Guide?
Generics anpassen bekomme ich vermutlich hin aber ich wusste nicht, dass 
es einen Library Guide gibt.

Kannst Du mir´s kurz erklären?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Sandra schrieb:
> Library Guide?
Ja nun...
http://www.google.de/search?q=xilinx+library+guide+virtex5

Und dann weiter mit dem "VHDL Instantiation Template"...

> P.S.: Das die 2 CLK Domains zusammen die 100 MHz ergeben ist Zufall.
Wie war der eine?
Kommt einer in den Baumarkt und sagt: "Ich brauche einen 3er und einen 
5er Bohrer, weil ich ein 8er Loch bohren will."
Darauf der Berater: "Nehmen Sie doch einen 4er Bohrer, dann müssen Sie 
nicht umspannen!"

[Sandra (Gast)]

LOL
Der ist gut!

DANKE für den Link!

[Sandra (Gast)]

Ich verstehs nicht. Kannst Du mir vielleicht ein kleines Beispeil 
schicken.

Ich hab im Top.vhd File den component deklariert und die port/generic 
map dazugegeben. Leider nimmt Plan Ahead die sachen nicht. HELP!!!

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Sandra schrieb:
> Ich hab im Top.vhd File den component deklariert und die port/generic
> map dazugegeben.
Wie?
> Leider nimmt Plan Ahead die sachen nicht.
Warum? Welche Fehlermeldungen bekommst du?

[Sandra (Gast)]

Es wird in der Hirarchie gar nicht angeführt. Xili_18 und Xili_19 
fehlen.

 ...

library IEEE;
use IEEE.STD_LOGIC_1164.all;
Library UNISIM;
use UNISIM.vcomponents.all;

 ...
   component DCM_ADV is
      port ( clkin : in std_logic;
             clk0  : out std_logic;
             rst   : in std_logic);
   end component;
...
XLXI_18 : DCM_ADV
      generic map ( CLKDV_DIVIDE => 4.0, -- Divide by: 1.5,2.0,2.5,3.0,3.5,4.0,4.5,5.0,5.5,6.0,6.5
                    -- 7.0,7.5,8.0,9.0,10.0,11.0,12.0,13.0,14.0,15.0 or 16.0
                    CLKFX_DIVIDE => 1, -- Can be any integer from 1 to 32
                    CLKFX_MULTIPLY => 3, -- Can be any integer from 2 to 32
                    CLKIN_DIVIDE_BY_2 => FALSE, -- TRUE/FALSE to enable CLKIN divide by two feature
                    CLKIN_PERIOD => 10.0, -- Specify period of input clock in ns from 1.25 to 1000.00
                    CLKOUT_PHASE_SHIFT => "NONE", -- Specify phase shift mode of NONE, FIXED,
                    -- VARIABLE_POSITIVE, VARIABLE_CENTER or DIRECT
                    CLK_FEEDBACK => "1X", -- Specify clock feedback of NONE or 1X
                    DCM_PERFORMANCE_MODE => "MAX_SPEED", -- Can be MAX_SPEED or MAX_RANGE
                    DESKEW_ADJUST => "SYSTEM_SYNCHRONOUS", -- SOURCE_SYNCHRONOUS, SYSTEM_SYNCHRONOUS or
                    -- an integer from 0 to 15
                    DFS_FREQUENCY_MODE => "LOW", -- HIGH or LOW frequency mode for frequency synthesis
                    DLL_FREQUENCY_MODE => "LOW", -- LOW, HIGH, or HIGH_SER frequency mode for DLL
                    DUTY_CYCLE_CORRECTION => TRUE, -- Duty cycle correction, TRUE or FALSE
                    FACTORY_JF => X"F0F0", -- FACTORY JF Values Suggested to be set to X"F0F0"
                    PHASE_SHIFT => 0, -- Amount of fixed phase shift from -255 to 1023
                    SIM_DEVICE => "VIRTEX5", -- Set target device, "VIRTEX4" or "VIRTEX5"
                    STARTUP_WAIT => FALSE)
      port map (    clkin=>clk_in,
                    rst=>reset,
                    clk0=>s_75MHz);
   ...

[Sandra (Gast)]

muss natürlich

clk0 => s_25MHz);

sein

[Sandra (Gast)]

Ich hab mir die neuerste Version vom PDF besorgt und die Entity 
weggegeben.

Jetzt steht nur noch das drinnen

   
   XLXI_19 : DCM_BASE
      generic map ( CLKDV_DIVIDE => 4.0, -- Divide by: 1.5,2.0,2.5,3.0,3.5,4.0,4.5,5.0,5.5,6.0,6.5
                   -- 7.0,7.5,8.0,9.0,10.0,11.0,12.0,13.0,14.0,15.0 or 16.0
                   CLKFX_DIVIDE => 1, -- Can be any integer from 1 to 32
                   CLKFX_MULTIPLY => 4, -- Can be any integer from 2 to 32
                   CLKIN_DIVIDE_BY_2 => FALSE, -- TRUE/FALSE to enable CLKIN divide by two feature
                   CLKIN_PERIOD => 10.0, -- Specify period of input clock in ns from 1.25 to 1000.00
                   CLKOUT_PHASE_SHIFT => "NONE", -- Specify phase shift mode of NONE or FIXED
                   CLK_FEEDBACK => "1X", -- Specify clock feedback of NONE or 1X
                   DCM_PERFORMANCE_MODE => "MAX_SPEED", -- Can be MAX_SPEED or MAX_RANGE
                   DESKEW_ADJUST => "SYSTEM_SYNCHRONOUS", -- SOURCE_SYNCHRONOUS, SYSTEM_SYNCHRONOUS or
                   -- an integer from 0 to 15
                   DFS_FREQUENCY_MODE => "LOW", -- LOW or HIGH frequency mode for frequency synthesis
                   DLL_FREQUENCY_MODE => "LOW", -- LOW, HIGH, or HIGH_SER frequency mode for DLL
                   DUTY_CYCLE_CORRECTION => TRUE, -- Duty cycle correction, TRUE or FALSE
                   FACTORY_JF => X"F0F0", -- FACTORY JF Values Suggested to be set to X"F0F0"
                   PHASE_SHIFT => 0, -- Amount of fixed phase shift from -255 to 1023
                   STARTUP_WAIT => FALSE) -- Delay configuration DONE until DCM LOCK, TRUE/FALSE
      port map (    clkin=>clk_in,
                    rst=>reset,
                    clkfb=>s_25MHz,
                    clk0=>s_25MHz);

In der Hirarchie steht´s immer noch nciht. Auch wenn ich das Design 
simuliere steht das Ding.

[Duke Scarring (Gast)]

Sandra schrieb:
> In der Hirarchie steht´s immer noch nciht.
Muss ja auch nicht, oder?! Kommt ja auch quasi als Blackbox bei 
Translate rein.

> Auch wenn ich das Design
> simuliere steht das Ding.
Womit simulierst Du?
Wie sieht das Logfile der Simulation aus?
Sind da Warnungen über nicht-instanziierte Komponenten drin?

Wie sieht Dein Reset-Signal aus?
Hast Du die Reset-Polarität beachtet?

Ich würde mal alles unnötige weglassen und es mal ungefähr so probieren:

dcm_instance_0: DCM_BASE
    generic map (
        CLKDV_DIVIDE   => 4.0,
        CLKFX_DIVIDE   => 4,
        CLKFX_MULTIPLY => 3,
        CLKIN_PERIOD   => 10.0,
        CLK_FEEDBACK   => "1X"
    )
    port map (
        clkin => clk_100,
        rst   => reset,
        clkfb => clk_fb_buf,
        clk0  => clk_fb,
        --
        clkdv => clk_25,
        clkfx => clk_75 
    );

bufg_instance_0: bufg
    port map (
        i => clk_fb,
        o => clk_fb_buf
    );

Duke

[Sandra (Gast)]

Ich hab wie Du gesagt hast alles unnötige weggelasse (ich habs auf open 
gelegt). Leider kommt bei der Sim immer noch nichts an.

Ich simuliere mit dem ISE Simulator
Keine Warnungen.
Reset ist laut PDF high active genau wie der Rest des Designs.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
Library UNISIM;
use UNISIM.vcomponents.all;


entity clk_25 is
    Port (   clkin : in std_logic;
             clk0  : out std_logic;
             --clkfb : in std_logic;
             rst   : in std_logic);
end clk_25;

architecture Behavioral of clk_25 is

signal clkfb_buf : std_logic;
signal clkfb : std_logic;

begin



DCM_BASE_inst : DCM_BASE

generic map (
CLKDV_DIVIDE => 4.0, -- Divide by: 1.5,2.0,2.5,3.0,3.5,4.0,4.5,5.0,5.5,6.0,6.5
-- 7.0,7.5,8.0,9.0,10.0,11.0,12.0,13.0,14.0,15.0 or 16.0
CLKFX_DIVIDE => 1, -- Can be any integer from 1 to 32
CLKFX_MULTIPLY => 4, -- Can be any integer from 2 to 32
CLKIN_DIVIDE_BY_2 => FALSE, -- TRUE/FALSE to enable CLKIN divide by two feature
CLKIN_PERIOD => 10.0, -- Specify period of input clock in ns from 1.25 to 1000.00
CLKOUT_PHASE_SHIFT => "NONE", -- Specify phase shift mode of NONE or FIXED
CLK_FEEDBACK => "1X", -- Specify clock feedback of NONE or 1X
DCM_PERFORMANCE_MODE => "MAX_SPEED", -- Can be MAX_SPEED or MAX_RANGE
DESKEW_ADJUST => "SYSTEM_SYNCHRONOUS", -- SOURCE_SYNCHRONOUS, SYSTEM_SYNCHRONOUS or
-- an integer from 0 to 15
DFS_FREQUENCY_MODE => "LOW", -- LOW or HIGH frequency mode for frequency synthesis
DLL_FREQUENCY_MODE => "LOW", -- LOW, HIGH, or HIGH_SER frequency mode for DLL
DUTY_CYCLE_CORRECTION => TRUE, -- Duty cycle correction, TRUE or FALSE
FACTORY_JF => X"F0F0", -- FACTORY JF Values Suggested to be set to X"F0F0"
PHASE_SHIFT => 0, -- Amount of fixed phase shift from -255 to 1023
STARTUP_WAIT => FALSE) -- Delay configuration DONE until DCM LOCK, TRUE/FALSE
port map (
CLK0 => clkfb, -- 0 degree DCM CLK ouptput
CLK180 => open, -- 180 degree DCM CLK output
CLK270 => open, -- 270 degree DCM CLK output
CLK2X => open, -- 2X DCM CLK output
CLK2X180 => open, -- 2X, 180 degree DCM CLK out
CLK90 => open, -- 90 degree DCM CLK output
CLKDV => open, -- Divided DCM CLK out (CLKDV_DIVIDE)
CLKFX => open, -- DCM CLK synthesis out (M/D)
CLKFX180 => open, -- 180 degree CLK synthesis out
LOCKED => open, -- DCM LOCK status output
CLKFB => CLKFB_buf, -- DCM clock feedback
CLKIN => CLKIN, -- Clock input (from IBUFG, BUFG or DCM)
RST => RST -- DCM asynchronous reset input
);



bufg_instance_0: bufg
    port map (
        i => clkfb,
        o => CLKFB_buf
    );

clk0 <= clkfb;

end Behavioral;

[Sandra (Gast)]

Auch die Version bei der ich alles nicht auf open setze sondern wirklich 
rauslösche geht nicht.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
Library UNISIM;
use UNISIM.vcomponents.all;


entity clk_x is
    Port (   clkin : in std_logic;
             clk25  : out std_logic;
             clk75 : out std_logic;
             --clkfb : in std_logic;
             rst   : in std_logic);
end clk_x;

architecture Behavioral of clk_x is

signal clkfb_buf : std_logic;
signal clkfb : std_logic;

begin



DCM_BASE_inst : DCM_BASE

generic map (
CLKDV_DIVIDE => 4.0, -- Divide by: 1.5,2.0,2.5,3.0,3.5,4.0,4.5,5.0,5.5,6.0,6.5
-- 7.0,7.5,8.0,9.0,10.0,11.0,12.0,13.0,14.0,15.0 or 16.0
CLKFX_DIVIDE => 4, -- Can be any integer from 1 to 32
CLKFX_MULTIPLY => 3, -- Can be any integer from 2 to 32
CLKIN_PERIOD => 10.0, -- Specify period of input clock in ns from 1.25 to 1000.00
CLK_FEEDBACK => "1X" -- Specify clock feedback of NONE or 1X
) -- Delay configuration DONE until DCM LOCK, TRUE/FALSE
port map (
CLK0 => clkfb, -- 0 degree DCM CLK ouptput
CLKFX => clk75, -- DCM CLK synthesis out (M/D)
CLKFB => CLKFB_buf, -- DCM clock feedback
CLKIN => CLKIN, -- Clock input (from IBUFG, BUFG or DCM)
RST => RST -- DCM asynchronous reset input
);



bufg_instance_0: bufg
    port map (
        i => clkfb,
        o => CLKFB_buf
    );

clk25 <= clkfb;

end Behavioral;

[Sandra (Gast)]

Ein Eingangsbuffer bringt auch nichts. Aber der funktioniert wenigstens.

CLKIN1_IBUFG_INST : IBUFG
   port map (I=>CLKIN,
             O=>CLKIN1_IBUFG);

[Duke Scarring (Gast)]

Mach mal einen Screenshot vom Start der Simulation.
Der Reset muss mindestens drei Takte lang auf '1' sein.

Sandra schrieb:
> Ich simuliere mit dem ISE Simulator
> Keine Warnungen.
Da liegt der Hund woanders begraben. Der angehängt Code geht jedenfalls.

Duke

[Sandra (Gast)]

> Der Reset muss mindestens drei Takte lang auf '1' sein.

Das wars!!! DANKE!!!
Jetzt geht alles (zumindest in der Simulation).

Du bist genial!

Bussi
Sandy