IEEE.fixed_pkg

[Jean F. (maturain)]

Hallo alles zusammen,
ich bin Student und möchte mit festkommazahlen in VHDL arbeiten, hatte 
in Forum ein paar Beispiel gesehen aber in Xilinx fehlt mir die 
Bibiothek IEEE.Fixed_Pkg. Ich benutze Xilinx ISE 10.1. Wie kann ich 
diese bibiothek in xilinx hinzufügen? bei Syntax check kriege ich 
folgende Fehlermeldung: Library unit Fixed_Pkg is not available.

Danke Im Voraus für Ihre Hilfe
MFG
Maturain

[Rudolph (Gast)]

Xilinx unterstützt das Package noch nicht richtig. In einem aktuellen 
ISE muss man das Package so einbinden:

library ieee_proposed;
use ieee_proposed.fixed_pkg.all;

Jean Fankam schrieb:
> Ich benutze Xilinx ISE 10.1.

Es gibt da angepasste Packageversionen für alte Tools, siehe hier: 
http://www.eda-stds.org/fphdl/

[maturain (Gast)]

danke Rudolph,
das hat fast geklapt. Das ist di multiplication von 2 fixed point 
Zahlen: ich bekomme diese fehler meldung:" ERROR:HDLParsers:800 - 
"C:/Dropbox/Lyrtech_Fankam/FIR_VHDLnew/MAC.vhd" Line 75. Type of product 
is incompatible with type of *".


das ist der code. Dank in voraus für die Rückmeldung.
beste Grüsse.
Maturain

library IEEE;
use IEEE.NUMERIC_STD.all;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_SIGNED.ALL;
library ieee_proposed;
use ieee_proposed.fixed_pkg.all;
use ieee.fixed_float_types.all;

 
entity transpose_fir is
    Port ( din : in ufixed (13 downto 0);
           clk : in std_logic;
           ce : in std_logic;
        rst : in std_logic;
            dout : out sfixed (12 downto -15));
end transpose_fir;

architecture Behavioral of transpose_fir is

component mac
  generic (
       coef_value : ufixed (0 downto -15) := 0000000000000000;
  );
  
  port(
       din : in ufixed (13 downto 0);
       cin : in sfixed (14 downto -15);
       clk : in std_logic;
       ce : in std_logic;
      rst : in std_logic;
       dout : out sfixed (14 downto -15));
end component;

constant N : integer := 9;                      -- Number of Coefficients
type coef_array is array (0 to N-1) of integer;    -- Coefficient Values

constant coefficient : coef_array := (0001110101010101,0000001101101100,0000001111010011,0000001111100111,0000001111100111,0000001111100111,0000001111010011,0000001101101100,0001110101010101);



signal cin_temp : sfixed(30*N downto 0) := CONV_STD_LOGIC_VECTOR (0, 30*N+1);  

  

begin

   G0: for I in 0 to N-1 generate
        
        G_first: if I = 0 generate
    
    M0: MAC 
      generic map (
            coef_value => coefficient(I)
      )
      port map (
              din => din, 
           cin => "00000000000000000000000000",
              clk => clk,
            ce => ce,
          rst => rst,
           dout => cin_temp(14 downto -15));
      end generate;
  
  GX: if (I >= 1 and I < N-1) generate
    M1: MAC 
      generic map (
           coef_value => coefficient(I)
      )
      port map (
             din => din, 
           cin => cin_temp(I*30+(I-1) downto ((I-1)*31)),
             clk => clk,
           ce => ce,
          rst => rst,
           dout => cin_temp((I+1)*30+I downto I*31));
      end generate;
  
  
  G_last: if I = N-1 generate
    M2: MAC 
      generic map(
           coef_value => coefficient(I)
      )      
      port map (
              din => din, 
           cin => cin_temp(I*30+(I-1) downto ((I-1)*31)),
              clk => clk,
            ce => ce,
          rst => rst,
            dout => dout);
      end generate;
   end generate;

end Behavioral;


---------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

library ieee_proposed;
use ieee_proposed.fixed_pkg.all;


entity mac is
   generic( 
     coef_value : ufixed (0 downto -15) := "0000000000000000"
        
    
  );
  
  port(
       din : in ufixed(13 downto 0);
       cin : in sfixed (14 downto -15);
       clk : in std_logic;
       ce : in std_logic;
      rst : in std_logic;
        dout : out sfixed (14 downto -15));
end mac;


architecture Behavioral of mac is

signal coef : ufixed(0 downto -15);

signal product : sfixed (14 downto -15); --??
signal addition : sfixed (14 downto -15); 

begin

  --coef <= CONV_STD_LOGIC_VECTOR (coef_value, 12);

  --sign extend the coefficients



  -- Multiplication
  process(clk, ce, din, coef)
  begin

    if clk'event and clk='1' then
      if (ce='1') then



        product <= din * coef;

      end if;
    end if;

  end process;

  -- Addition  chain
  addition <= product + cin;


  -- Register result
  process(clk, ce, addition, rst)
  begin

    if (rst = '0') then

      dout <= "000000000000000000000000000000";

    elsif (clk'event and clk='1') then
      if (ce='1') then

        dout <= addition;   

      end if;
    end if;

  end process;

end Behavioral;

[berndl (Gast)]

maturain schrieb:
> library IEEE;
> use IEEE.NUMERIC_STD.all;
> use IEEE.STD_LOGIC_1164.ALL;
> use IEEE.STD_LOGIC_ARITH.ALL;
> use IEEE.STD_LOGIC_SIGNED.ALL;
> library ieee_proposed;
> use ieee_proposed.fixed_pkg.all;
> use ieee.fixed_float_types.all;

Viel hilft viel?

[Rudolph (Gast)]

maturain schrieb:
> use IEEE.NUMERIC_STD.all;
> use IEEE.STD_LOGIC_ARITH.ALL;

Du solltest Dich für eine der Librarys entscheiden. Hier im Forum wird 
NUMERIC_STD empfohlen.

maturain schrieb:
> " ERROR:HDLParsers:800 -
> "C:/Dropbox/Lyrtech_Fankam/FIR_VHDLnew/MAC.vhd" Line 75. Type of product
> is incompatible with type of *".

Ohne genau hinzuschauen: Da passen Typen nicht zusammen und es wird 
irgendein Cast benötigt. Rechnen in VHDL bietet da ein paar 
Hinweise.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

maturain schrieb:
> ich bekomme diese fehler meldung:" ERROR:HDLParsers:800 -
> "C:/Dropbox/Lyrtech_Fankam/FIR_VHDLnew/MAC.vhd" Line 75.
Wo ist sie denn, diese Zeile 75?
Aha, wer sucht, der findet...
> Type of product is incompatible with type of *".
Und: wie ist der Operator * im fixed_pck überladen?
Passen die Faktoren und das Ergebnis zusammen?

berndl schrieb:
> Viel hilft viel?
Siehe dazu den Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"

> Viel hilft viel?
Sicher!
Nehmen wir mal die Sensitivliste dieses Prozesses:

process(clk, ce, din, coef)
  begin
    if clk'event and clk='1' then
       :
    end if;
  end process;

Was ist da zuviel drin?

Zwei Sachen noch:
VHDL-Code bitte in die Token [ vhdl ] und [ /vhdl ]  (ohne Leerzeichen) 
einschliessen.
Und:

Wichtige Regeln - erst lesen, dann posten!
    Längeren Sourcecode nicht im Text einfügen, sondern als Dateianhang

Und zwar mit der Dateiendung *.vhd

[maturain (Gast)]

dank für prompt Rückmeldung.
das Problem kommt from packages   IEEE.fixed_pkg.
die Datentypes sfixed*ufixed führt zu einem Fehler.
Entweder  ufixed*ufixed ist ok.
oder  sfixed*sfixed.