pico schrieb:
> Es wird jedoch immer auf die wait Anweisung und den Case verwiesen
Im ersten Fall musst du das wait in einen Prozess packen.
Im zweiten Fall hast du 1.ein Syntaxproblem
und 2. ein Verständnisproblem, denn in dem Prozess wird gar kein Takt
verwendet!
Prinzipiell braucht dieser Vergleicher aber sowieso keinen Takt...
> comparison <= (value1 > value2) & (value3 > value4);
Ein Vergleich ergibt true oder false. Ein Signal vom Typ std_logic
kennt aber nur die Werte U,X,0,1,L,H,W,Z,-
In dieser Aufzählung ist kein true und kein false dabei. Deshalb
kann auch eine Aneinanderkettung von Vergleichsergebnissen nie an einen
std_logic_vector erfolgen!
Überhaupt:
Mit Vektoren rechnet man nicht!
Ist z.B. 1110 größer als 0110?
Es ist größer, wenn die Vektoren unsigend sind.
Es ist kleiner, wenn die Vektoren signed sind!
Zusammenfassend: dein Problem liegt hauptsächlich erst mal in der
strengen Typverwaltung von VHDL. Da kann man nicht einfach irgendwas
zusammenpappen und vergleichen und hoffen, das das dann tut...