Verilog primitives timing

[Sukram (Gast)]

Guten Tag,

wie ist bei den Primitives in Verilog das Delay genau definiert?

reg a,b;
not #3 (a,b);

initial begin
b = 1;
#1 b = 0;
end

Ist es immer so, dass der die Primitives den aktuellen Wert nehmen nach 
dem Delay, also a = 1 statt 0 hier in dem Fall zum Zeitpunkt 3?

Also entspricht not hier eher
#3 a = ~b;
statt
a = #3 ~b?

[Marcus H. (mharnisch)]

Sukram schrieb:
> wie ist bei den Primitives in Verilog das Delay genau definiert?

Es handelt sich um ein propagation delay, d.h. die Änderung am Eingang 
wird nach der angegebenen Zeit am Ausgang sichtbar. Dein Code lässt sich 
aber nur als SystemVerilog übersetzen, da dort etwas entspanntere 
Zuweisungsregeln gelten. In Verilog müsste a zwingend als net 
deklariert sein.

> Also entspricht not hier eher
> #3 a = ~b;
> statt
> a = #3 ~b?

Unter der Annahme, dass die beiden Statements innerhalb eines Prozesses 
verwendet werden gilt:
Das erste Statement blockiert die Ausführung für drei Zeiteinheiten und 
führt die Zuweisung mit den nun aktuellen Werten aus. Das entspricht 
nicht dem Gatterverhalten.
Das zweite Statement enthält ein intra-assignment delay und entspricht 
theoretisch dem Verhalten des Gatters, hättest Du nicht ein blocking 
Statement verwendet. Damit verzögert sich die Ausführung des 
angenommenen Prozesses um den delay-Wert, was zur Unterdrückung 
zukünftiger Signaländerungen führen kann. Besser wäre ein non-blocking 
statement, bei dem aber Pulse, die kürzer als das delay sind, nicht 
unterdrückt werden (VHDL: transport). Das Gatter unterdrückt diese 
(VHDL: intertial).


Gruß
Marcus

[audi (Gast)]

http://www-inst.eecs.berkeley.edu/~cs152/fa04/handouts/CummingsHDLCON1999_BehavioralDelays_Rev1_1.pdf